Fachgebietsvorstellung g 2010

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1 Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Fachgebietsvorstellung g 2010 Professur VLSI-EDA Rainer G. Spallek TU Dresden, Rainer.Spallek@tu-dresden.de

2 Gliederung 1 Übersicht 2 Vorgehensweise 3 Lehrveranstaltungen 4 Forschungsschwerpunkte 5 Beleg- und Diplomarbeiten Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 2 von 18

3 1 Übersicht Was ist Technische e Informatik? Quellen und Ursprung: Elektrotechnik, Elektronik, Digitaltechnik, Systemtheorie, Signaltheorie Mathematik (diskrete), Logik, Automatentheorie, formale Systeme Maschinenbau, Robotik, Sensorik, Aktuatorik, Automatisierung Vertritt die Gebiete: Rechnerarchitektur, HPC, Netzwerk- und Kommunikationstechnik Eingebettete Systeme -> Post-PC-Ära, System-on-a-Chip Systementwurf, Entwurfsmethodik, formale Beschreibungssprachen Modellierung und Simulation, Test und Diagnose, Verifikation, Validation Was ist Technische Informatik nicht? Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 3 von 18

4 2 Vorgehensweise Studienordnung/Prüfungsordnung genau lesen! Studienplan für das Hauptstudium? t Verantwortlicher für das Fachgebiet/Vertiefungsgebiet Technische Informatik : Prof. Dr.-Ing. habil. Rainer G. Spallek Fachgebietsprüfung/Vertiefungsprüfung (mündlich) dort vereinbaren, wo die meisten SWS liegen. Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 4 von 18

5 Hauptstudium Fachgebiete 4 aus 6 Komplexpraktikum Vertiefungsgebiet 1 aus 6 4x8 SWS 4 SWS 12 SWS Hauptseminar 2 SWS Beleg Diplom Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 5 von 18

6 3 Lehrveranstaltungen Lehrveranstaltung kurz VÜP Sem. Schaltkreis- und Systementwurf SSE 202 SS Programmierbare Schaltkreise PLD 202 WS Computertechnik CT 220 SS Computerarithmetik CA 220 WS Test und Diagnose digitaler Systeme TDS 220 WS Komplexpraktikum Prozessorentwurf KPP 004 WS/SS Hauptseminar Technische Informatik HTI 020 WS/SS Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 6 von 18

7 Folgende Praktika auch ohne Vorlesung: Lehrveranstaltung kurz SWS Sem. Schaltkreis- und Systementwurf SSE 2 SS Komplexpraktikum k Prozessorentwurf KPP 4, 2 * WS/SS * Komplexpraktikum auch mit 2 SWS möglich Folgende Vorlesungen auch ohne Praktika: Lehrveranstaltung kurz SWS Sem. Schaltkreis- und Systementwurf SSE 2 SS Programmierbare Schaltkreise PLD 2 WS Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 7 von 18

8 5. HTI PLD CA TDS WS SSE 6. HTI SS CT 7. HTI KPP HTI PLD CA TDS WS 8. HTI KPP HTI KPP SSE CT SS alternativ Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 8 von 18

9 Lage und Abhängigkeiten WS HTI PLD CA TDS SS HTI SSE KPP CT Abhängigkeiten: A B B nach oder gleichzeitig mit A Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 9 von 18

10 4 Forschungsschwerpunkte h Prozessorarchitektur Entwurf und Applikation von Mikroprozessoren, SoC, MPSoC Robuste und zuverlässige Systeme, rekonfigurierbare Systeme Test und Diagnose Debugging von eingebetteten Systemen und Trace für Multi-Core SoC (MPSoC) Modellierung und Simulation von Prozessoren befehlsgenaue Simulation/Emulation taktzyklengenau auf Architekturebene Hochparalleles l Rechnen in eingebetteten t Systemen auf FPGA, GPU auf eingebetteten Multi-Core-Systemen Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 10 von 18

11 Weltrekord tu-dresden.de/ de/ Q(26)= Möglichkeiten für die Platzierung von 26 sich nicht bedrohende Damen auf einem 26x26-Schachbrett (Laufzeit 10 Monate). Lösung von Teilaufgaben auf über 2000 Verarbeitungseinheiten Das russische MC#-Projekt hat mit zwei Superrechnern aus der Top500-Liste (Juni 2009) unser Ergebnis bestätigt (Laufzeit 10 Monate). Das Projekt versucht bereits seit Jahren zu einer Lösung zu kommen offensichtlich aufgegeben. Q(27)=? Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 11 von 18

12 Hoch parallele Genom-Alignmentalgorithmen Herausforderungen: Sequenzsuche in großen Datenbanken (z.b.fruchtfliege: 10 8 Basenpaare) mehrere Millionen Suchsequenzen von Basenpaaren Nichtübereinstimmungen gewisser Zahl können erlaubt sein Belegarbeit: Oliver Knodel 2010 Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 12 von 18

13 Aufbereitung der Ereignismessungen des LHC Large Hadron Collider: Teilchenbeschleuniger für Hadronen am Europäischen Kernforschungszentrum CERN (Genf) Herausforderungen: Datenkanäle mit 16 MHz => 14,4 TByte/s Signalaufbereitung it durch Filter, Klassifizierung i und Selektion Tiefe DSP- und Datenpipelines, hoher Takt, hohe Parallelität Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 13 von 18

14 Jahris hochperformante ISA- und Full-System-Simulation Simulation befehlsgenaue Modellierung und Simulation retargierbar (Architekturbeschreibungssprache HPADL) Full-System-Simulation (ISA + IO-Geräte, Breakpoints, IRQs) Nutzung der JVM als Hostplattform für die Simulation (Plattformunabhängigkeit, Ausnutzung des Optimizer-Backends) Anwendungen ISA-Entwurf (Profiling, Design-Space-Exploration) Simulation eingebetteter Systeme in Echtzeit Testen und Debuggen von Software Backtrace, Kontext-Restauration Jahris Zeit in s MIPS Zeit in s MIPS ts_sieve (2000) 1, ,881 25,97 ts_sieve (5000) 2, ,703 25,97 ts_sieve(10000) 5, ,405 25,97 ts_sieve(20000) sieve(20000) 11, Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 14 von 18

15 SHAP Multi-Core Architecture (Java Bytecode Processor) Native execution of Java bytecode in hardware without underlying OS. Full-duplex memory bus with pipelined transactions for fast access to shared heap. Fast atomic operations for fully supported thread synchronization on a per-object basis. Multi-threaded cores with local on-chip stack and method cache. Exact and fully concurrent non-blocking garbage collector for automatic memory management. Round-Robin Scheduling. Load balancing implemented in Java. Design is synthesizable for a variable number of cores. Evaluation platform: ML505 Evaluation Board with Xilinx Virtex-5. Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 15 von 18

16 SHAP Multi-Core Architecture t configurable 8 Core n-1 Stack Method Cache Spee edup S Queens Lift FScriptME SparseMatmultInt Wishbo one Bus Core1 Stack Core0 Stack Data Code 8 Method Cache Method Cache Memory Manager Garbage Collector 32 Controller Number of Cores n UART Graphics Unit Ethernet MAC DMA Ctrl 32 DDR: 16 SDR: 32 Memory - SRAM - DDR-RAM Area Efficiency AE Queens Lift FScriptME SparseMatmultInt Number of Cores n Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 16 von 18

17 Trace-basierte Rekonstruktion von Prozessorzuständen Systembeobachtung und Debugging nicht-beeinflussend (non-intrusive) unter Echtzeitbedingungen verschiedene Prozessorarchitekturen Multi-Core Systeme Simulator-Synchronisation S i ti ELF-Datei CPU Kontext Trace Aufbereitung Trace-Daten Datenflussanalysator Kontext- rekonstruktion ARMv4 Decoder PPC Decoder ARMv4 Simulator PPC Simulator R00: 4-5,7-71, , , R01: ,41-51,51-57,57-59, , R02: 11-12,12-13,13-14,19-20,20-21,37-44,46-48,48-54 R03: 8-9,9-10,15-16,16-17,17-18,22-23,23-24,24-25 R04: 0-6,32-63,63-67,67-71, , R05: 0-6,65-76, , , R06: 0-6, , , R07: 0-6,68-73, R08: 0-6, R09: 0-6,69-74, R10: 0-6, , , R11: 0-6, R12: 39-42,42-44, , , R13: 2-6,6-62,62-66, , R14: 3-6,33-36,36-38, , FLAGS: 84-85,90-91,96-97, , , Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 17 von 18

18 5 Beleg- und Diplomarbeiten Beleg- und Diplomthemen zu den Forschungsschwerpunkten werden ständig vergeben (siehe auch WWW-Seiten der Professur bzw. durch persönliche Rücksprache mit den Themenbearbeitern). Alternative Beleg- und Diplomthemen aus dem Bereich der Technischen Informatik sind ebenfalls möglich. Bitte versäumen Sie es nicht, uns auf aktuell verfügbare Beleg- und Diplomthemen anzusprechen! Rainer G. Spallek Fachgebietsvorstellung 2010 Folie 18 von 18