Rechnerentwurf und Mikroprogrammierung

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1 Rechnerentwurf und Mikroprogrammierung Einführung in die Simulation und Synthese mit ModellSim/Quartus II Wolfgang Heenes FG Rechnerarchitektur 16. April 2009 Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

2 1 Anwendung von Hardware-Beschreibungssprachen 2 Simulation ICARUS ModelSim Xilinx ISE 3 FPGAs 4 Ein Beispiel 5 Quartus II 6 Der einfache Modellrechner WKP 7 Synthese von Schaltwerken Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

3 Anwendung von Hardware-Beschreibungssprachen Komplexität technischer Systeme steigt ständig. z. B. Intel Pentium Prozessor, 42 Millionen Transistoren Ohne rechnergestützte Hilfsmittel sind komplexe Systeme nicht zu beherrschen. Eine Beschreibungsmöglichkeit für Systeme sind HDLs. HDL - Hardware Description Language Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

4 Anwendung und Entwicklung der Hardware-Beschreibungssprachen I Designspezifikation, Simulation, Verifikation und Dokumentation Kommunikation zwischen Entwicklern Zur Beschreibung von Hardware wurden verschiedene Sprachen eingesetzt. z. B. Simula, Pascal, LISP, Petri-Netze In den 60er Jahren wurden Register-Transfersprachen entwickelt. In den 70er Jahren Entwicklung von: HDL (Hardware Description and Microprogramming Language, Hoffmann) RTS (Register Transfer System Language, Piloty) Verilog HDL Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

5 Anwendung und Entwicklung der Hardware-Beschreibungssprachen II In den 80er Jahren Entwicklung von: Ansatz für eine allgemeine, erweiterbare Sprache (CONLAN, 1983) VHDL (1983), Department of Defense, IEEE-Standard 1987 In den 90er Jahren Entwicklung von: Verilog HDL, IEEE-Standard SystemC Heute für Hardwarebeschreibung und Verifikation verbreitet: Verilog HDL VHDL (Very High Speed Integrated Circuit HDL) AHDL (Altera Hardware Description Language) Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

6 Anwendung und Entwicklung der Hardware-Beschreibungssprachen III Ende der 80er Jahre wurde begonnen, die Hardware-Beschreibungssprachen zur Programmierung von FPGAs 1 zu verwenden. Ursprünglich wurden dafür Spezialsprachen, wie z. B. Logik verwendet. Weitere Sprachen existierten bzw. existieren um Gleichungen für PALs, PLAs bzw. GAL 2 s zu beschreiben (ABEL). Daraus wurde von Altera die Sprache AHDL 3 abgeleitet. Die Anwendung von Verilog HDL und VHDL bei der Beschreibung von Hardware-Strukturen ist nicht immer unproblematisch (Stichwort: Semantic Gap). 1 Field Programmable Gate Array 2 Generic Array Logic 3 Altera Hardware Description Language Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

7 Simulatoren I ICARUS Verilog freier Simulator für verschiedene Plattformen (Windows, Linux) auf den Rechnern der Rechnerbetriebsgruppe (RBG) installiert Visualisierung mit GTKWave möglich HowTo auf den Webseiten verfügbar Mittlerweile wieder Weiterentwicklung, Unterstützung neuen Sprachfeatures Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

8 Verilog HDL Beschreibung eines Halbaddierers module hadd (a, b, c, s ) ; input a, b ; output c, s ; assign s = a ˆ b ; // ˆ exklusiv oder assign c = a & b ; // & und endmodule Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

9 Verilog HDL der Testumgebung module testbed (c, s ) ; reg a, b ; output c, s ; hadd t e s t (a, b, c, s ) ; i n i t i a l begin a = 0; b = 0; # 10 a = 1; b = 0; # 20 a = 1; b = 1; end i n i t i a l #50 $finish ; always@ ( c or s ) $display ( Ausgang s (Summe) i s t %b. Ausgang c ( Carry ) i s t %b. Zeitpunkte %d, s, c, $time ) ; endmodule Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

10 Verilog HDL der Testumgebung für GTKWave timescale 1ns /1 ns module testbed 1 (c, s ) ; reg a, b ; output c, s ; hadd t e s t (a, b, c, s ) ; i n i t i a l begin a = 0; b = 0; # 5 a = 1; b = 0; # 5 a = 1; b = 1; # 5 a = 0; b = 0; end i n i t i a l #30 $finish ; i n i t i a l begin $dumpfile ( hadd. vcd ) ; $dumpvars (0); end Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

11 Simulatoren II ModelSim-Altera kommerzielles Tool - Vertrieb über Altera HowTo auf Anfrage verfügbar bzw. auf der Webseite von Altera ( ModelSim ist von MentorGraphics und wird in einer speziellen Version mit Quartus II gebündelt. Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

12 Simulatoren III Xilinx-ISE erlaubt neben funktionaler Simulation auch Postsynthese-Simulationen Synthese für Xilinx-Bausteine Außerdem integration von ModelSim-Xilinx möglich Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

13 Entwicklung der FPGAs PAL/PLA, PLD, CPLD 4, FPGA FPGA - Field Programmable Gate Array Erste Entwicklung 1984 von der Firma Xilinx Rasch wachsender Markt, zwei große Firmen Altera - Xilinx - Integration von CPU und FPGAs auf einem Die (Excalibur (Altera), Virtex II (Xilinx)) 4 Complex Programmable Logic Device Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

14 Aufbau eines FPGAs I (Cyclone Device Handbook, Altera) Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

15 Aufbau eines FPGAs II Als Beispiel wird ein FPGA der Cyclone-Familie der Firma Altera betrachtet. Dieses FPGA enthält vier Grundkomponenten. Ein- /Ausgabeelemente (IOEs). Bei dem betrachteten FPGA gibt es 233 IO-Pins, die dem Entwickler zur Verfügung stehen. Logik Felder (Logic Arrays). Diese Logic Arrays bestehen aus sogenannten Logic Elements (LE). Das betrachtete FPGA enthält Logic Elements, wobei zehn Logic Elements zu einem LAB 5 zusammengefaßt werden. Taktgenerator (PLL 6 ). Speicherblöcke (M4K Blocks). 5 Logik Array Block 6 Phase Looked Loop Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

16 LABs eines FPGAs Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

17 Logic Element eines FPGAs (allgemein) I Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

18 Logic Element eines FPGAs (Normal Mode) II Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

19 Speicher (Embedded Memory) I Der FPGA besitzt eingebettete Speicher. Die Gesamtgröße des Speichers beträgt Bits. Verschiedene Speicherstrukturen sind realisierbar. Single-Port Speicher Dual-Port Speicher ROM FIFO Die Konfiguration der Speicher kann in Quartus II mit dem MegaWizzard Plug-In Manager (Tools) durchgeführt werden. Zur Belegung der Speicher steht ein Speichereditor zur Verfügung mit dem sog. MIF 7 -Files generiert werden können. 7 Memory Information File Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

20 Speicher II Anschlüße des Speichers: Konfiguration möglich (z.b. Ausgang registered, nonregistered) Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

21 Ein-/Ausgabeblöcke Die Ein-/Ausgabeblöcke besitzen z.b. Tri-State Buffer und programmiere Eingangs- und Ausgangsverzögerungen. Struktur eines IO-Blocks: Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

22 Zum Begriff Synthese: Mit den Begriffen High-Level-Synthese, Architektursynthese oder Mikroarchitektursynthese bezeichnet man in der Literatur die Umsetzung einer algorithmischen Spezifikation in eine Schaltungsstruktur auf der Registertransferebene unter Einhaltung bestimmter Randbedingungen. Sehr komplexer Vorgang, Aufteilung in Aufgaben wie z. B.: lexikalische und syntaktische Analyse Ablaufplanung (scheduling, z. B. ASAP, ALAP) Zuweisung von Operationen zu bereitgestellten Betriebsmitteln (assignment, binding) Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

23 Ein einfaches Beispiel Folgendes Schaltnetz ist gegeben: Y = (A1 and A2) or ((B1 exor B2) and (C1 or C2)) Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

24 Verilog HDL Beschreibung module s chaltnetz (A1, A2, B1,B2, C1, C2,Y) ; input A1, A2, B1,B2, C1, C2 ; output Y; and myand1 ( outand1, A1, A2 ) ; xor myxor ( outxor, B1,B2 ) ; or myor1 ( outor, C1, C2 ) ; and myand2 ( outand2, outxor, outor ) ; or myor2 (Y, outand2, outand1 ) ; endmodule Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

25 RTL View Die Benutzung des RTL Viewers ergibt folgendes Bild: Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

26 Technology View I Aufruf des Technology Map Viewers ergibt: Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

27 Technology View II Markieren des rechten Blocks, rechte Maustaste - Locate in Resourcen Property Editor: Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

28 Technology View III Markieren des linken Blocks, rechte Maustaste - Locate in Resourcen Property Editor: Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

29 Technology View IV Die Sum Equations für den rechten Block sind: A # B & C. Für den linken Block ergeben sich: A & (B $ C) #!A & D & (B $ C). Diese Gleichungen entsprechen nicht den Gleichungen, die aus dem RTL Viewer abgeleitet werden können. Durch Umformung kann man die Äquivalenz zur Ausgangsgleichung zeigen. Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

30 Design Flow in Quartus II Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

31 Die Schritte eines Design Flows Das Analysis & Synthesis Modul analysiert das Design und generiert eine Datenbank bzw. Datenbankeinträge. Außerdem wird das Design für die Zielarchitektur optimiert (Minimierung der Logik). Der Fitter paßt das Design an die verfügbaren Resourcen der Zielarchitektur an (Place und Route). Der Assembler generiert ein Programmierfile (programming image) des Designs für das ausgewählte Device (in diesem Fall Cyclone). Der Timing Analyzer erlaubt die Analyse des zeitlichen Verhaltens (Durchlaufzeit, Takt). Quelle: Quartus II Handbuch, Altera Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

32 Synthese eines Zählers Zählersimulation in Quartus II Zählersynthese mit Quartus II Programmierung des FPGAs über USB-Blaster Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

33 Der einfache Modellrechner WKP MEM Speicherschnittstelle madr mindat moutdat rw en 8 8 MD_IN IR selpc ldmdin ldir opc ld... clrpc PC incpc ldpc 8 8 ALU aluop STATUS STW D_OUT moutdat AKKU lddout lda ldstat, setc, clrc Ausgabe 8 Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

34 Der einfache Modellrechner WKP Abkürzungen: MEM - Speichersystem (memory) madr - Adressen, die an den Speicher angelegt werden. mindat - Daten, die aus dem Speicher gelesen werden. moutdat - Daten, die in den Speicher geschrieben werden rw und en - Steuersignale für den Speicher (read/write bzw. enable) PC 8 - Programmzähler ALU 9 - Rechenwerk, auch Operationswerk IR 10 - Befehlsregister AKKU - Akkumulator STW - Steuerwerk 8 Program Counter 9 Arithmetic Logical Unit 10 Instruction Register Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

35 Der Speicher I Der Speicher besitzt fünf verschiedene Anschlüsse: Adressen - Zum Speichern und Lesen von Befehlen/Daten müssen Adressen an den Speicher angelegt werden. Daten: Din - An diesen Anschluss werden die Daten angelegt die in den Speicher geschrieben werden. Daten: Dout - Von diesem Anschluss werden die Daten aus dem Speicher gelesen. Steuerinformationen (r/w - en) - Diese Anschlüsse dienen der Steuerung des Speichers, also z. B. Lesen und Schreiben. Adresse Mem /w r/w en Din Dout Abbildung: Speicher Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

36 Der Befehlssatz I Die folgende Tabelle zeigt einen Teil der Befehle des Modellrechners. Die Kodierung der Befehle wird auch als OP-CODE (Operation Code - kurz OPC) bezeichnet. Zur besseren Lesbarkeit wurden sogenannte symbolische Befehle (MNEMONICs) eingeführt. OPC I Befehl MNEMONIC Byte1 Byte2 0 0 lade Akku mit Wert LDA #C WERT 0 1 lade Akku mit dem Speicherinhalt von Adresse LDA N ADRESSE 1 X Akku bitweise negieren NOT x 2 0 Akku mit Wert verunden AND #C WERT 2 1 Akku mit dem Speicherinhalt von AND N ADRESSE Adresse verunden 4 0 Wert zum Akku addieren ADD #C WERT 4 1 Speicherinhalt von Adresse zum Akku addiere ADD N ADRESSE 5 X Akku nach rechts schieben SHR x Beispiel: Der Befehl LDA #C hat den OP-Code Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

37 Der Befehlssatz II Fortsetzung der Befehle 6 X Akku nach rechts schieben ASR x Vorzeichen nachziehen 7 X Akku nach links schieben SHL x 8 X Carrybit im Statusregister löschen CLRC x 9 X Carrybit im Statusregister setzen SETC x 10 X NOP, keine Operation NOP x 11 X Sprung zur Adresse Label BRA L LABEL 12 X Sprung zur Adresse Label falls BRZ L LABEL Z-Statusbit gesetzt ist 13 X Schreibe Inhalt des Akkus an Adresse STA N ADRESSE in den Speicher 14 X Schreibe Inhalt des Akkus OUT x in das Ausgaberegister Eine Beschreibung der von den Befehlen gesetzten Statusbits findet sich auf dem Prozessorhilfsblatt. Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

38 Interpretation und Ausführung der Befehle - Funktionsweise des Steuerwerks RESET STATE0 PC<-0 Fetch_OPC IR<-MEM(PC) PC<-PC+1 Decode_OPC mit Operand ohne Operand Fetch1_Operand MDin<-MEM(PC) PC<-PC+1 exec_aluop Direktoperand Adresse Post_Decode Fetch2_Operand MDin<-MEM(MDin) Sprungbefehl Storebefehl Exec_Jump PC<-MDin else Exec_Store MEM(MDin)<-AKKU Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

39 Modellierung des Prozessors in Verilog HDL Viele verschiedene Möglichkeiten denkbar. Hier, ausgehend vom Strukturbild Instanzen von Steuerwerk Speicher ALU Demonstration/Besprechung des Beispiels Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

40 Beschreibung von Schaltwerken in Verilog HDL Schaltwerk mit drei Zuständen Ausgänge sind an Zustand gekoppelt Zustandsgraph Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

41 Beschreibung von Schaltwerken in Verilog HDL module state machine ( clk, in, reset, out ) ; input clk, in, r eset ; output [ 1 : 0 ] out ; reg [ 1 : 0 ] out ; reg [ 1 : 0 ] state ; parameter S0 = 0, S1 = 1, S2 = 2; ( s ta te ) begin case ( state ) S0 : out = 2 b01 ; S1 : out = 2 b10 ; S2 : out = 2 b11 ; default : out = 2 b00 ; endcase end ( posedge clk or posedge r eset ) begin i f ( r eset ) s tate <= S0 ; else case ( s tate ) S0 : s tate <= S1 ; S1 : i f ( in ) state <= S2 ; else state <= S1 ; S2 : i f ( in ) state <= S0 ; else s tate <= S1 ; endcase end endmodule Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

42 Beschreibung von Schaltwerken in Verilog HDL entspricht diese Implementierung der Trennung von kombinatorischer Logik und den Speichern/Registern? Blockschaltbild einer Zustandsmaschine Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

43 Ein Beispiel: Schiebeautomaten Schiebeschaltung Entnommen aus Verilog - Modellbildung für Synthese und Verifikation Funktion synchron zur steigenden Flanke des Taktes clk wird eine 1 relativ zu den drei Nullen in einem 4-Bit-Wort out(3:0) in Abhängigkeit vom Eingangssignal a zyklisch nach rechts (a=1) oder nach links (a=0) geschoben. Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

44 Ein Beispiel: Zustandsgraphen für Moore-Schiebeautomaten Jeder Zustand enthält eine Kodierung Eine 1 am Eingang führt aus dem Zustand S1 in den Zustand S2, eine Null hingegen in den Zustand S0. Zustandsgraph Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

45 Ein Beispiel: Zustandsgraphen für Mealy-Schiebeautomaten Jeder Zustand enthält eine Kodierung Ausgaben hängen vom Eingang ab. Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

46 Realisierung in Verilog HDL Um Zustandsgraphen als synchrone Moore- oder Mealy-Maschinen in Verilog HDL zu übersetzen, gibt es zwei Vorgehensweisen Explizite Beschreibung des Automaten 11 Implizite Beschreibung des Automaten 12 Beispiel: In der Übung ist z. B. ein Zähler vorgestellt worden. Achtung: Das oben vorgestellte Beispiel module state machine ist eine Mischform! 11 engl. explicit state machines 12 engl. implicit state machines Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

47 Realisierung in Verilog HDL Benötigte Komponenten? Zustandsregister, das den aktuellen Zustand der Maschine speichert ein Taktsignal Vorgaben für die Zustandsübergänge die Zuordnung der Zustände zu den Ausgangssignalen optional: eine Reset/Set-Spezifikation ist im Zustandsgraph nicht angegeben es wird angenommen, dass Zustand S0 der Startzustand ist Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

48 Beschreibung von Automaten in Verilog HDL - Moore module automat moore ( moore out, a, clk, r eset ) ; parameter S 0 = 4 b1000, S 1 = 4 b0100, S 2 = 4 b0010, S 3 = 4 b0001 ; output [ 3 : 0 ] moore out ; input a, clk, r e s et ; reg [ 3 : 0 ] state, n ext s tate ; assign moore out = state ; always@ ( posedge clk or posedge r eset ) i f ( r e s et==1) s ta te <=S 0 ; else begin s ta te <= n ext s tate ; end... Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

49 Beschreibung von Automaten in Verilog HDL - Moore... always@ ( state, a) begin case ( state ) S 0 : i f ( a==0) begin next s tate = S 3 ; end else i f ( a==1) begin next s tate = S 1 ; end S 1 : i f ( a==0) begin next s tate = S 0 ; end else i f ( a==1) begin next s tate = S 2 ; end S 2 : i f ( a==0) begin next s tate = S 1 ; end else i f ( a==1) begin next s tate = S 3 ; end S 3 : i f ( a==0) begin next s tate = S 2 ; end else i f ( a==1) begin next s tate = S 0 ; end default : begin next s tate = S 0 ; end endcase end endmodule Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

50 Beschreibung von Automaten in Verilog HDL - Moore Simulation zeigt das gewünschte Verhalten Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

51 Beschreibung von Automaten in Verilog HDL - Mealy module automat mealy ( mealy out, a, clk, r eset ) ; parameter S 0 = 4 b1000, S 1 = 4 b0100, S 2 = 4 b0010, S 3 = 4 b0001 ; output [ 3 : 0 ] mealy out ; input a, clk, r e s et ; reg [ 3 : 0 ] mealy out ; reg [ 3 : 0 ] state, n ext s tate ; always@ ( posedge clk or posedge r eset ) i f ( r e s et==1) s ta te <=S 0 ; else begin s ta te <= n ext s tate ; end... Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

52 Beschreibung von Automaten in Verilog HDL - Mealy always@ ( state, a) begin case ( state ) S 0 : i f ( a==0) begin next s tate = S 3 ; end else i f ( a==1) begin next s tate = S 1 ; end S 1 : i f ( a==0) begin next s tate = S 0 ; end else i f ( a==1) begin next s tate = S 2 ; end S 2 : i f ( a==0) begin next s tate = S 1 ; end else i f ( a==1) begin next s tate = S 3 ; end S 3 : i f ( a==0) begin next s tate = S 2 ; end else i f ( a==1) begin next s tate = S 0 ; end default : begin next s tate = S 0 ; end endcase case ( s tate ) S 0 : i f ( a==0) begin mealy out = 4 b0001 ; end else i f ( a==1) begin mealy out = 4 b0100 ; end S 1 : i f ( a==0) begin mealy out = 4 b1000 ; end else i f ( a==1) begin mealy out = 4 b0010 ; end S 2 : i f ( a==0) begin mealy out = 4 b0100 ; end else i f ( a==1) begin mealy out = 4 b0001 ; end S 3 : i f ( a==0) begin mealy out = 4 b0010 ; end else i f ( a==1) begin mealy out = 4 b1000 ; end default : begin mealy out = 4 b1000 ; end endcase end endmodule Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

53 Beschreibung von Automaten in Verilog HDL - Mealy Simulation zeigt das gewünschte Verhalten? Achtung: In dem Diagramm sind die Ausgaben, nicht die Zustände dargestellt. Beim Übergang vom Zustand S3 nach S2 wird die zwei ausgegeben. Mit der nächsten Taktflanke wird in den Zustand S2 gewechselt. Dann wird zunächst eine vier ausgegeben (Übergang S2 nach S1). a wird auf eins gesetzt, Folgezustand ist S3, Ausgabe ist eins. Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

54 Weitere Beschreibungsmöglichlichkeiten von Automat in Verilog HDL Alle Zustandsänderungen in einem einzigen Prozess abgearbeitet. Der Automat wird damit kompakter geschrieben. Beschreibung von taktsynchronem Zusammenhang zwischen Eingangs- und Ausgangsgrößen Zustände und Zustandsübergangslogik werden zusammen in einem Block beschrieben. Das Verhalten des folgenden Automaten entspricht dem eines Moore-Automaten. Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

55 Beschreibung von Automaten in Verilog HDL module automat ( moore out, a, clk, r eset ) ; parameter S 0 = 4 b1000, S 1 = 4 b0100, S 2 = 4 b0010, S 3 = 4 b0001 ; output moore out ; input a, clk, r e s et ; reg [ 3 : 0 ] moore out ; always@ ( posedge clk or posedge r eset ) i f ( r e s et==1) moore out <=S 0 ; else begin case ( moore out ) S 0 : i f ( a==0) begin moore out <= S 3 ; end else i f ( a==1) begin moore out <= S 1 ; end S 1 : i f ( a==0) begin moore out <= S 0 ; end else i f ( a==1) begin moore out <= S 2 ; end S 2 : i f ( a==0) begin moore out <= S 1 ; end else i f ( a==1) begin moore out <= S 3 ; end S 3 : i f ( a==0) begin moore out <= S 2 ; end else i f ( a==1) begin moore out <= S 0 ; end default : begin moore out <= S 0 ; end endcase end endmodule Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

56 Beschreibung von Automaten in Verilog HDL Simulation zeigt das gewünschte Verhalten Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

57 Synthese von Schaltwerken - Moore Was ergibt die Synthese dieses Schaltwerks (Automaten)? Für den Moore-Automaten ergibt sich folgendes Bild Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58

58 Synthese von Schaltwerken - Mealy Für den Mealy-Automaten ergibt sich folgendes Bild Hier wurde auch eine Umkodierung der Zustände vorgenommen Wolfgang Heenes (FG Rechnerarchitektur) Rechnerentwurf und Mikroprogrammierung 16. April / 58