Entwurf und Implementierung einer parametrierbaren Trace- Hardware am Beispiel der SHAP-Mikroarchitekur

Transkript

1 Fakultät Informatik Institut für technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Entwurf und Implementierung einer parametrierbaren - Hardware am Beispiel der Vortrag zum Diplom 01. Juli 2009 Stefan Alex s @inf.tu-dresden.de

2 Gliederung 1. Aufgabenstellung 2. Begriffsbestimmung 3. Tracing 4. Anforderungsanalyse 5. Weitere Vorgehensweise 6. Quellen Folie 2 von 17

3 1. Aufgabenstellung Literaturstudium zu -Hardware in eingebetteten Systemen Analyse der Referenzszenarien im Hinblick auf notwendige -Infrastruktur und deren Parametrierbarkeit. Evaluierung der Ansätze aus der Literatur bezüglich Eignung für die Referenzszenarien. Darauf aufbauend, Entwurf einer geeigneten allgemeinen -Infrastruktur nebst Schnittstellen. Implementierung von Prototypen der -Hardware-Module inklusive Module für die Vorverarbeitung. Test der -Infrastruktur am Beispiel der SHAP-Mikroarchitektur mittels der Referenzszenarien Zusammenfassung und Dokumentation der Ergebnisse. Folie 3 von 17

4 2. Begiffsbestimmung Debugging Prozessorverhalten beobachten Simulation Emulation Reale Chip Out Chip Bond-Out-Chip On Chip Profiler/Monitor Softwaremodifizierung Hardware Keine Softwaremodifikation nach [2] Breakpoint/Single Step Intrusive Non-Intrusive Folie 4 von 17

5 3. Tracing -Arten Program- Program-Counter des aktuellen Befehls Ownership- Context-ID des laufenden Prozesses Data- Adresse und Datenwert bei Load/Store-Operationen Event- Pipeline-Stalls Cache-Misses Performance-Counter... Folie 5 von 17

6 3. Tracing Architektur am Beispiel PD Core Pipeline Pipeline Status Transfer-Typ Compression FIFO Message Encoder Word Encoder Adresse/Datenwörter CTRL Trigger Action Logic Trigger Control Logic Controller Memory Trigger-Inputs Trigger Source Logic Control Block Folie 6 von 17

7 3. Tracing Komprimierung Problem: Datenvolumen 100 Mhz, 32-Bit-Architektur 400 MB/s Programmflussinformationen MB/s Datentrace ca. 60 MB/s Framing-Informationen Lösung: -Algorithmen Program-Flow-Change-Model Ausnutzen der Lokalität von Adresszugriffen Übertragen der Adressdifferenz (PDATS, Mache, VPC) Zweite Stufe: generische Algorithmen (LZ) Folie 7 von 17

8 3. Tracing Program-Flow-Change-Model 0000 A010H 0000 A014H 0000 A018H 0000 A01CH 0000 A020H 0000 A024H 0000 A028H 0000 A02CH 0000 A030H 0000 A034H 0000 A038H 0000 A03CH 0000 A040H 0000 A044H 0000 A048H 0000 A04CH 0000 A050H 0000 A054H 0000 A058H 0000 A05CH 0000 A060H 0000 A064H 0000 A06CH Bed. Sprung zu 0000A010H Sprung zu #1 Sprung zu 0000A010H Bed. Sprung zu 0000A010H Sprung zu #1 Sprung zu 0000A010H Bed. Sprung zu 0000A010H Einsprungadresse 0000 A010H Basisblock 1 Zieladresse liegt in Register 1 Einsprungadresse 0000 A058H Basisblock 2 Zieladresse ist 0000A010H Einsprungadresse 0000A010H Basisblock 3 Folie 8 von 17

9 3. Tracing Weitere Problemstellungen Synchronisation Übertragung der vollen PC- und Datenadresse zusätzliche Informationen (Prozessor-Modus, Konfiguration,...) Puffer-Überlauf Priorisierung bei mehreren Puffern Pipeline-Stall Filtern Neusynchronisation -Speicher Folie 9 von 17

10 3. Tracing Off-Chip -Speicher Core Generation Memory -Daten Capture -Daten TRACE Probe Re-Generation Software Core Generation -Daten Steuerung JTAG Off-Chip Memory Folie 10 von 17

11 3. Tracing On-Chip -Speicher Core Generation -Daten Capture Steuerung JTAG Probe Re-Generation Software Memory On-Chip Memory Daten Core Generation -Daten Folie 11 von 17

12 4. Anforderungsanalyse Program- Methodenadresse + Program-Counter bei Bytecode-Fetch Adresse des Microcodes Markierung von Interrupts Ownership- Taskwechsel durch n des Switch-Kommandos mit Thread-ID Folie 12 von 17

13 4. Anforderungsanalyse Data- Speicherzugriff durch CPU Ziel: Zugriffsmuster auf Objekte Erweiterter Daten- für Wishbone-CPU-Verbindung Event- Cache-Hit/Cache-Miss des Methodencaches Ausführungszeiten von Bytecode-Operationen Folie 13 von 17

14 4. Anforderungsanalyse Spezielle Nachrichten Garbage Collection Übertragung der markierten Referenzen + Status Trigger Adressbereiche des Bytecodes Ziel: Trennung der Aufzeichnung der API und des Nutzerprogramms Multi-Core-Unterstützung Folie 14 von 17

15 5. Weitere Vorgehensweise Ermitteln von Metriken der quellen Häufigkeit, Datenvolumen, Lokalität Ableitend: Entwurfsentscheidungen Bestehende Ansätze in Betracht ziehen (Nexus, etc.) Konkreter Entwurf Einbeziehung vorhandener Module für Methoden-Cache, Garbage-Collector Implementierung und Test Folie 15 von 17

16 6. Quellen [1] Preußer, T.B.; Zabel, M.; Reichel, P., "The SHAP Microarchitecture and Java Virtual Machine" Technical Report Fakultät Informatik, TU Dresden, 2007 [2] Hu, X.; Chen, S.; Applications of On-chip on Debugging Embedded Processor, Eighth ACIS International Conference on Software Engineering, Artificial Intelligence, Networking, and Parallel/Distributed Computing, 2007 [3] Kao, C.-F.; Chen, H.-M.; Huang, I.-J., "Hardware-Software Approaches to In-Circuit Emulation for Embedded Processors", IEEE Design & Test, Volume 25, Nr. 5, 2008, IEEE Computer Society Press, [4] Huang, I.-J.; Kao, C.-F.; Chen, H.-M.; Juan, C.-N.; Lu, T.-A., "A Retargetable Embedded In-Circuit Emulation Module for Microprocessors", IEEE Design & Test, Volume 19, Nr. 4, 2002, IEEE Computer Society Press [5] Kao, C.-F.; Huang S.-M.; Huang, I.-J., "A Hardware Approach to Real-Time Program Compression for Embedded Processors", Circuits and Systems I: Regular Papers, IEEE Transactions on, 2007 [6] Hopkins, A. B. T., McDonald-Maier, K. D., "Debug Support Strategy for Systems-on-Chips with Multiple Processor Cores", IEEE Trans. Comput., Volume 55, Nr. 2, 2006, IEEE Computer Society [7] "MIPS PDtrace Specification", MIPS Technologies Inc., Rev 6.11, 2008 [8] "CoreSight Components - Technical Reference Manual", ARM Limited, Edition F, 2008 [9] "The Nexus 5001 Forum - Standard for a Global Embedded Processor - Debug Interfacen", IEEE- Industry Standards and Technology Organization (IEEE-ISTO), Edition 2.0, 2003 Folie 16 von 17

17 6. Quellen [10] Johnson, E. E.; Ha, J.;Zaidi, M. B., "Lossless Compression", IEEE Trans. Comput., Volume 50, Nr. 2, 2001, IEEE Computer Society [11] Samples, A. D., "Mache: no-loss trace compaction", SIGMETRICS Perform. Eval. Rev., Volume 17, Nr. 1, 1989, ACM [12] Hopkins, A. B. T.; McDonald-Maier, K. D., " algorithms for deeply integrated complex and hybrid SoCs", AHS '07: Proceedings of the Second NASA/ESA Conference on Adaptive Hardware and Systems, 2007, IEEE Computer Society [13] Jackson, S. J.; Ke, J.; Ratanaworabhan, P., Burtscher, M.; Ganusov, I.; Sam, N. B., "The VPC - Compression Algorithms", IEEE Trans. Comput., Volume 54, Nr. 11, 2005, IEEE Computer Society [14] Ball, S. R., "Debugging Embedded Microprocessor Systems", 1998, Newnes Folie 17 von 17