1. Schnittstelle Software - Prozessor - ISA-Bus

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1 Design von Hardwarekomponenten und Treibern für Linux Systeme 1. Schnittstelle Software - Prozessor - ISA-Bus 1.1 Fähigkeiten des I386-Prozessors Memory-Mapped-IO In IBM-PC-kompatiblen Rechnern wird Memory-Mapped-IO z.b. für die Bildschirmkarte verwendet. Probleme ergeben sich durch Caching: I/O-Bereiche dürfen nicht gecacht werden. I/O-Bereiche sollten nicht versehentlich beschrieben bzw. ausgelesen werden. Nur priviligierte Prozesse / Programme sollen schreiben bzw. lesen dürfen. Aufwendigere Dekodierung der Adressen in/out-befehle inb (inw) transferiert 8 Bit (16 Bit) aus einer Peripherie-Schnittstelle in ein Prozessor- Register outb (outw) transferiert 8 Bit (16 Bit) aus einem Prozessor-Register in eine Peripherie- Schnittstelle 32 Bit-Zugriffe machen für ISA-Bus-Schnittstellen wenig Sinn. inb entspricht load (%dx), %al inw entspricht load (%dx), %ax outb entspricht store %al, (%dx) outw entspricht store %ax, (%dx) wobei das Register %dx die Adresse des Peripherie-Registers enthält aus dem gelesen bzw. in das geschrieben werden soll. Variante: ins/outs-befehl transferiert ein Byte/Wort und inkrementiert/dekrementiert ein übergebenes Register. In Verbindung mit dem rep-befehl lassen sich damit viele Bytes schnell nacheinander übertragen. Beispiel: movw $13, %dx /* Daten sollen an I/O-Adresse 13 */ /* geschrieben werden */ movw $10, %cx /* 10 Bytes sollen kopiert werden */ movl $buffer, %esi /* Die zu schreibenden Bytes befinden */ /* sich in diesem Puffer */ cld /* wähle Inkrement */ rep outsb /* schreibe die 10 Bytes */ V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

2 1. Schnittstelle Software - Prozessor - ISA-Bus 1.2 ISA-Bus Die Datenübertragung von der CPU zu externen Geräten am ISA-Bus geschieht über mehrere Bussysteme: Ausgehend von einer CPU mit einer Taktfrequenz, die heute im Bereich um 1 GHz liegt, nimmt die Geschwindigkeit der Datenübertragung hin zum ISA-Bus immer weiter ab. Der ISA-Bus- Controller arbeitet mit 8 MHz Taktfrequenz; die Übertragungsrate auf dem ISA-Bus selbst liegt nur noch bei 1 MHz. Beschreibung der Signale auf dem ISA-Bus: -RESET (Output): wird vom Motherboard generiert, um alle angeschlossenen Karten in einen definierten Grundzustand (Finate State Machine) zurückzusetzen. DATA (Input/Output): 16 Leitungen des Datenbusses ADDRESS (Output): von den prinzipiell vorhandenen 16 I/O-Adressbusleitungen verwenden die Steckkarten für den IBM-PC meist nur die unteren 12. Damit sind maximal 2 12 Peripherie-Adressen verwendbar. (Unsere Steckkarte verwendet die Adressen 0x300 bis 0x30F.) -IOR, -IOW (Output): mit diesen Signalen (active Low) zeigt der Bus-Controller an, dass ein I/O-Read bzw. ein I/O-Write-Zyklus stattfindet. Aktives IOR zeigt an, dass gültige Daten auf dem Datenbus liegen. Aktives IOW fordert die adressierte Einheit auf, Daten auf den Bus zu schalten und bis zum Signal-Ende stabil zu halten. 2

3 Design von Hardwarekomponenten und Treibern für Linux Systeme AEN (Output): Der Bus-Controller signalisiert hier, ob die CPU auf die Peripherie zugreifen möchte oder ein DMA-Controller. (In unserem Fall sollte dies immer eine CPU sein.) READY (Input): Interface soll auf dieser Leitung signalisieren "not ready", wenn es nicht schnell genug auf Anfragen der CPU reagieren kann und der Bus-Controller zusätzliche Wait-States einfügen soll. Dies ist nicht dazu gedacht, z.b. zu warten, bis ein Drucker wieder neue Zeichen entgegennehmen kann. Wird dieses Signal zu lange gesetzt, bricht der Bus-Controller die angefangene Übertragung mit einem Fehler ab (dies verhindert, dass fehlerhafte Geräte den kompletten Rechner lahmlegen können). 0WS (Input): Hier kann ein angeschlossenes Interface signalisieren, dass es schneller ist, als im Standard-ISA-Bus vorgesehen. Der Bus-Controller kann dann ohne zusätzlichen Wait-State im Bus-Protokoll fortfahren. (Die Labor-PCs ignorieren dieses Signal.) -CS16 (Input): Mit diesem Signal signalisiert die angesprochene Karte, dass sie 16 Datenbits in einem Zyklus transferieren kann. Im Falle einer 8-Bit-Karte werden 16-Bit-Zugriffe der CPU automatisch in zwei aufeinanderfolgende 8-Bit-Zugriffe umgewandelt. 1.3 Tri-State- und Open-Collector-Treiber Die Datenleitungen des ISA-Busses werden von mehreren Karten und dem Bus-Controller verwendet. Es ist kein Problem, wenn mehrere Geräte lesend auf die Leitungen zugreifen. Spannung auf die Leitungen legen bzw. die Leitungen nach Masse schalten darf jedoch nur ein Gerät zur Zeit, um Kurzschlüsse zu vermeiden. Vcc GND In Wirklichkeit sind diese Schalter über z.b. CMOS-Transistoren implementiert. Ein Ausgang eines Standard-Gatters, bei dem beide Schalter gekoppelt sind, darf nicht mit Ausgängen weiterer Gatter verbunden werden. Um dieses Problem zu lösen sind zwei verschiedene Verfahren bekannt: Trennung der beiden Schalter (Tri-State-Technik) Verwendung nur eines Schalters (Open-Collector-Technik) V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

4 1. Schnittstelle Software - Prozessor - ISA-Bus Tri-State-Technik Die beiden Schalter können bei diesem Verfahren unabhängig voneinander geschaltet werden. Stehen die Schalter wie in der Grafik unten, ist der Ausgang vollständig vom Bus abgekoppelt und andere Gatter können ihre Signale auf den Bus legen. Dieser Zustand des Gatters wird als High-Z-Zustand (häufig mit Z abgekürzt) bezeichnet. Damit ergeben sich drei mögliche Zustände für den Ausgang eines solchen Gatters: Low, High, High-Z (drei Zustände => three states => Tri-State). Vcc GND Open-Collector-Technik In der sogenannten Open-Collector-Technik wird der obere (bzw. untere) Schalter durch einen Widerstand ersetzt. Vcc GND Man sieht, dass wenn mehrere solcher Einheiten an ihren Ausgängen zusammengeschlossen werden sich die Spannung auf dem Bus als Vcc ergibt, wenn kein Schalter geschlossen ist. Ist einer oder sind mehrere der Schalter geschlossen, ergibt sich als Spannungswert 0 Volt. Damit ergibt sich ein logisches ODER: ist Schalter 1 geschlossen oder Schalter 2 oder ist der Ausgang 0 Volt. Daher wird eine solche Schaltung häufig auch als Wired-Or (bzw. in positiver Logik als Wired-And) bezeichnet. 4

5 Design von Hardwarekomponenten und Treibern für Linux Systeme Der Nachteil dieser Schaltungtechnik ist, dass die maximale Frequenz recht eng beschränkt ist. Jeder Bus hat auch eine (kleine) Kapazität, die durch einen Widerstand erst langsam aufgeladen wird (gemäß den Regeln eines RC-Glieds). Der Widerstand darf nicht sehr klein sein, um im Falle geschlossener Schalter den Strom durch den Widerstand nicht zu groß werden zu lassen. 1.4 Timing des ISA-Busses Die unten angegebenen Grafik zeigt die Ausführung eines out-befehles in der oberen Hälfte. Die untere zeigt den Ablauf eines in-befehls. Wie groß kann die maximale Übertragungsrate sein (Das soll durch Messung festgestellt werden: Übungsaufgabe)? Der verwendete MACH-Baustein läuft mit einer Frequenz von 50 MHz. Zustandswechsel sind damit im 20 ns-takt möglich. Das heißt, dass keine Wait-States notwendig sind. V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

6 1. Schnittstelle Software - Prozessor - ISA-Bus 1.5 Verbindung zwischen ISA-Bus und Registern auf Karte Die Daten des ISA-Busses liegen immer an den Eingängen der Register an. Sie werden jedoch nur dann in die Register übernommen, wenn der Adress-Dekodierer signalisiert (LOAD_IN), dass das entsprechende Register beschrieben werden soll. Ausgegeben werden die Daten über den Tri-State-Buffer nur dann, wenn eine entsprechende Adresse und IO-Read signalisiert wurde. Da sie sich während eines Lesezyklusses nicht ändern dürfen (sonst liest die CPU eher zufällige Daten), müssen sie in einem zusätzlichen Register (HOLD-Register) während des Lesezyklusses zwischengespeichert werden. Jedes N-Bit Register ist aufgebaut aus N einzelnen D-Flipflops der folgenden Form: DATA_IN D Q_OUT LOAD_IN CLOCK_IN 6

7 Design von Hardwarekomponenten und Treibern für Linux Systeme 1.6 Ablauf eines Interrupts V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

8 1. Schnittstelle Software - Prozessor - ISA-Bus Die Vektor-Nummer ist eindeutig bei int-befehl (dort wird er vom Programmierer angegeben) bei Exceptions (jede Exception hat einen Vektor hardware-mäßig vorgegeben) NMIs (non-maskable Interrupts es gibt nur einen) Im Falle externer Unterbrechungen wird die Nummer von der CPU während eines Interrupt- Acknowledge-Zyklusses beim Interrupt-Controller abgefragt. Die Abfrage erfolgt in zwei Schritten. Der erste Schritt friert den Zustand des Interrupts-Controllers ein, damit sich während des zweiten Schrittes (die eigentliche Abfrage) keine Änderungen mehr am Interrupt-Status ergeben. Im zweiten Schritt legt der Controller die Vektor-Nummer der höchstprioren unmaskierten Anforderung auf den Datenbus. (Die Basis der Vektornummer wurde bei Initialisierung im Interrupt-Controller gespeichert). Das zugehörige Bit im Anforderungsregister ist nun gelöscht und ins Bedienungsregister übertragen. Das folgende Blockbild eines Interrupt-Controllers stammt aus Bähring: Mikrorechner-Systeme. Dort (Kap. 5.3) kann über die Funktionsweise nachgelesen werden. Beim Eintritt in die Interrupt-Routine im Linux-Kernel sind Interrupts disabled. Nun wird zuerst der gerade bearbeitete IRQ disabled durch einodern in die entsprechende Position im Masken- Byte und Schreiben an die Adresse des Maskenregisters im Interrupt-Controller. Ein neuer IRQ mit dieser Nummer wird zwar noch im Request-Register gespeichert, aber nun nicht mehr berücksichtigt. Am Verhalten des Controllers hat sich noch nichts geändert. Er wird das INT-Signal nur dann aktivieren, wenn ein IRQ höherer Priorität als im Bedienungsregister vermerkt auftriff. Mit dem nächsten Befehl (outb 0x20, 0x20) wird an den Controller der EOI-Be- 8

9 Design von Hardwarekomponenten und Treibern für Linux Systeme fehl gesendet. Dadurch wird das aktuelle (höchstpriore) Bit im Bedienungsregister gelöscht. Danach werden auch niederpriore IRQs wieder berücksichtigt. Liegt jetzt mindestens eine unmaskierte Anforderung vor, dann ist der INT-Eingang am Prozessor wieder erregt. Die aktuelle und alle noch nicht fertig bearbeiteten Anforderungen sind noch maskiert. Nach einem stioder iret-befehl reagiert der Prozessor bei aktiviertem INT-Signal wieder mit einem ACK- Zyklus und erhält die Vektornummer der höchstprioren unmaskierten Anforderung gemeldet. Dadurch entsteht eine nichtdeterministische Mischung aus einer prioritätsgesteuerten und lastin / first-served Abarbeitungsstrategie. Nach Besprechung der Interrupt-Behandlung im Rechner hier noch einige Hinweise zur Interrupt-HW auf der Interfacekarte. Die HW muss alle interessierenden asynchronen Zustandsänderungen über eine Request-Leitung (Default IRQ7) melden. Da Sende- und Empfangs-Teil parallel arbeiten sollen, gibt es vermutlich mehr als eine solcher Ursachen. Es muss also Statusinformation (Interrrupt-Ursachen-Register) auslesbar sein, um in der Interrupt-Routine feststellen zu können, welche Zustandsänderungen neu aufgetreten sind. Änderungen können auch während des Lesezugriffs auftreten. Während dieses Vorgangs müssen die Zustandsdaten eingefroren werden und danach muss die HW sicherstellen, dass nur die neu aufgetretenen und noch nicht ausgelesenen Änderungen signalisiert werden. Wie im Interrupt-Controller wird auch hier ein Maskenregister sinnvoll sein. Das Maskieren von Ursachen muss sorgfältig erwogen werden: da zwei Rechner an einer Übertragung beteiligt sind, kann bei ungeschickter Strategie ein Deadlock auftreten. 1.7 Test-Bed Im Interface werden mehrere adressierbare Register vorzusehen sein z.b: Sende- und Empfangs-Register, Status- und Steuer-Register, IRQ-Status- und -Masken-Register. Der Datenaustausch mit den Registern kann mit Byte- oder Word-Zugriffen erfolgen. Der ISA- Bus überträgt eine Folge von 16-Bit Zugriffen schneller als eine Byte-Folge, sodass auch bei Übertragung von nur je einem Byte pro 16-Bit-Zugriff eine höhere Rate erzielt wird. Außerdem könnte beim Lesen noch zusätzlich Statusinformation übertragen werden (z.b. Füllstand der FI- FOs). Eine doppelt so große Byte-Rate könnte bei Übertragung von je 2 Bytes pro Wort erzielt werden. Dabei muss allerdings das Problem der Übertragung einer ungeraden Anzahl von Zeichen und der Berücksichtigung des Füllstands der FIFOs gelöst werden. In der ersten Übungsaufgabe zum HW-Teil sollen Sie mit einem Testprogramm die Übertragungsraten messen und dabei die Möglichkeiten der Messung von Abläufen auf dem ISA-Bus kennenlernen. Hinweis: mit den System-Calls iopl (siehe man iopl) bzw. ioperm (man ioperm) kann sich ein mit Root-Rechten laufender Prozess das Recht geben lassen, direkt mit in- bzw. out- Befehlen auf Hardware-Register zuzugreifen. Beispiel: #include <asm/io.h>... iopl(3); /* Erlaubnis für I/O holen */ x = inb(0x300); /* Lese Byte aus Reg. 0x300 */ y = inw(0x302); /* Lese Wort aus Reg. 0x302 */ outb(0x12, 0x301); /* Schreibe Byte in Reg. 0x301 */ outw(0x1234, 0x304);/* Schreibe Wort in Reg. 0x304 */ iopl(0); /* Erlaubnis wieder aufgeben */... V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

10 1. Schnittstelle Software - Prozessor - ISA-Bus Auf ähnliche Weise kann mit ioperm die Erlaubnis eingeholt werden, auf einen Teil der I/O- Register zuzugreifen. Beispiel: #include <asm/io.h>... ioperm(0x300, 16, 1);/* Erlaubnis für 0x300-0x30f holen */... ioperm(0x300, 16, 0);/* Erlaubnis wieder aufgeben */... Hinweis: inb, inw, inl, outb, outw, outl sind externe Inline-Makros. Sie sind nur definiert, wenn der Compiler mit Optimierungsoption aufgerufen wird (gcc -O...). Es steht ein HW-Testbed zur Verfügung mit folgenden Eigenschaften: Das Testbed enthält folgende 16-Bit-Register: 0x300 R/W Senderegister outw: Low-Byte wird ins S-FIFO transferiert, High-Byte wird ignoriert. inw: Low-Byte ist zuletzt geschriebenes Datenbyte. High-Byte enthält Statusflags. 0x302 R Empfangsreg. (eigentlich Ausgang des R-FIFOs) inw: Low-Byte ist Datenbyte oder undefiniert, falls FIFO leer. High-Byte: Status 0x306 R/W Steuerregister 10

11 Design von Hardwarekomponenten und Treibern für Linux Systeme outw 0x0100 erzwingt System-Reset outw 0x0200 aktiviert eine FSM, die automatisch Daten von S-FIFO in R-RIFO transferiert, also einen Loop-Back DatenLink simuliert. Die Statusflags zeigen den Füllstand der 4-KByte-FIFOs an: Bits : Full, Halffull, Empty des S-FIFOs Bits 11..9: Full, Halffull, Empty des R-FIFOs Schreiben in volles bzw. Lesen aus leerem FIFO werden ignoriert. Durch Zugriffe auf die Adressen 0x310, 0x311 kann das Timing von Bytetransfers getestet werden. V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

12 2. Struktur MACH Baustein (465-15) 2. Struktur MACH Baustein (465-15) Ein in VHDL beschriebenes HW-Design wir durch ein Synthese-Programm auf die programmierbare Verbindungsstruktur abgebildet, soweit die begrenzten Resourcen des Bausteins dies möglich machen. Der verwendete Baustein enthält 16 Blöcke mit je 16 sogenannten Makrozellen, denen 8 I/O- Zellen zugeordnet sind. Den prinzipiellen Aufbau einer Makrozelle mit zugeordneter I/O-Zelle zeigt folgendes Bild: Je nach Aktivierung des Tri-State-Treibers kann ein I/O-Pin statisch oder dynamisch als Input-, Output- oder InOut-Pin festgelegt werden. Eingangssignale können entweder direkt (asynchron) oder duch das Inputregister einsynchronisiert in die Logik eingeführt werden. Das Zustands-Flip-Flop jeder Makrozelle übernimmt mit jedem Takt einen Wert, der durch einen logischen Ausdruck aus bis zu 34 Signalen bestimmt wird. Diese Signale können Eingangssignale von den I/O-Pins und die zurückgeführten Zustände der Zustands-Flip-Flops sein. Das Fitting-Programm erzeugt aus der Verhaltensbeschreibung eine minimisierte Disjunktive- Normal-Form. Wenn das jeder Makrozelle zugeordnete 5-fach-ODER-Gatter nicht ausreicht, können weitere von den Nachbarzellen dazugenommen werden. Das programmierbare EXOR- Gatter im Datenpfad erlaubt, den wahren oder invertierten Logik-Ausgang zu wählen je nachdem, ob die Wahrheitstabelle mehr Null- oder Eins-Terme enthält. Man erkennt, dass eine FSM bei der der neue Zustand ja aus der logischen Verknüpfung aus dem aktuellen Zustand und den Eingangssignalen generiert wird gut auf eine Zusammenfassung von Makrozellen abbilden lässt. Wählt man FSMs von Moore- oder Speichertyp (bei denen der Ausgangsvektor Teil der Zustandsvektor ist) und taktet alle FSMs durch dieselbe Clock, macht es keine Probleme, einen komplexen Automaten aus mehreren einfachen Teilautomaten zusammenzusetzen. 12

13 Design von Hardwarekomponenten und Treibern für Linux Systeme Das folgende Bild zeigt einen der 16 PAL-Blöcke: V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

14 2. Struktur MACH Baustein (465-15) Jeder der 34 Signalleitungen kann mit den UND-Gattern in wahrer oder invertierter Form (oder gar nicht) verbunden werden. Man sieht aber, dass die Zahl der Verbindungen zu anderen Blökken berenzt ist. I/O-Pins und Verbindungsleitungen sind teuer. Schließlich zeigt das folgende Bild die Gesamtstruktur: 14

15 Design von Hardwarekomponenten und Treibern für Linux Systeme Die zentrale Switch-Matrix, die die Blöcke verbindet, bildet einen Flaschenhals. Je mehr Markozellen ein Design benötigt, desto schwieriger wird es, eine Abbildung auf den Chip zu finden. Eine 100% Ausnutzung ist meist unmöglich. Eine sinnvolle Anordnung der I/O-Pins ist dabei wichtig, diese sind ja fest den einzelnen Blöcken zugeordnet. Der Baustein ist im System (durch Download über den Parallelport) programmierbar. So kann jede Gruppe ihr Design zum Testen in die vorhandene Steckkarte laden. V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

16 3. Was ist ein FIFO (Hardware) 3. Was ist ein FIFO (Hardware) 16

17 Design von Hardwarekomponenten und Treibern für Linux Systeme 4. Bitserielle Übertragung Zur Bit-seriellen Übertragung ist eine Parallel-Seriell-Wandlung auf der Sendeseite und eine Seriell-Parallel-Wandlung auf der Empfangsseite vorzunehmen. Hierzu kann jeweils eine FSM, die zwischen FIFO und seriellem E/A-Pin ein Schieberegister enthält, implementiert werden. Zusätzlich zu den Datenkanälen sind jeweils Rückmeldungskanäle nötig, auf denen die Empfangsbereitschaft (Empfänger aktiviert und FIFO nicht voll) signalisiert wird. Die eigentliche Übertragung erfolgt über twisted pairs mit Hilfe von differentiellen Leitungs- Treibern und -Empfängern. Die Information wird als Polarität der Spannungsdifferenz zwischen den beiden Leitungen kodiert. Da die Differenz von Störsignalen kaum beeinflusst wird, ist diese Übertragungsart sehr zuverlässig. Die maximale Übertragungsrate ist durch die Bandbreite des Kanals begrenzt. Hierzu eine Abschätzung: Sei die Bandbreite MHz. Dann sind die Anstiegs- und Abfall-Zeiten der Signalflanken ca 35ns. Wird als Bitintervall 100ns gewählt, dann kann der Signalwert etwa in der mittleren Hälfte des Bit-Intervalls sicher erkannt werden. Die Bit-Übertragungsrate entspricht also etwa der Bandbreite. Wir können >10 Mbit/s als Übertragungsrate annehmen. 100ns 35ns 35ns Wenn der Empfänger die Bitwerte jeweils etwa in der Mitte eines Bit-Intervalls übernehmen soll, muss er die Frequenz und Phasenlage des Sendetaktes kennen. Es muss also das Problem der Synchronisation von Sender und Empfänger gelöst werden. Hierzu sind verschiedene Verfahren bekannt: Die einfachste Möglichkeit ist, einen zusätzlichen Takt- oder Strobe-Kanal vorzusehen. Der Sender könnte z.b. wie bei der parallelen Datenbertragung üblich ein Data-Valid- Signal in jedem Intervall senden. Da auch hierfür die Bandbreitenschranke gilt, kann dann die Bitrate nur die Hälfte der möglichen sein. Daten Strobe Besser ist ein Verfahren, bei dem auf dem Strobe-Kanal jeweils ein Zustandswechsel den V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

18 4. Bitserielle Übertragung Abtastzeitpunkt markiert. Daten Strobe Da die Wahrscheinlichkeit eines Bitwechsels auf dem Datenkanal im Mittel zu 0.5 angenommen werden kann, müssen die Treiber im Sender ca 1.5 Umladungen der Signalleitungen pro Bit mit entsprechenden Energieverlusten vornehmen. Daher ist bei dem nach IEEE1394 genormten FIREWIRE -Bus ein noch raffinierteres Synchronisations-Verfahren implementiert: Auf dem Strobe-Kanal ezeugt der Sender jeweils nur dann einen Zustandswechsel, wenn auf dem Datenkanal keiner erfolgt.also findet genau eine Umladung pro Bit statt. Der Empfänger kann die richtigen Abtastzeitpunkte durch Bildung des exklusiven ODERs beider Signale zurückgewinnen. Daten Strobe Auf dem FIREWIRE-Bus können Mb/s übertragen werden, weitere Informationen siehe z.b. unter Soll der Aufwand für einen zusätzlichen Strobe-Kanal vermieden werden, muss die Taktinformation aus dem Datensignal zurückgewonnen werden. Die Synchronisation ist z.b. einfach möglich wenn die Datenbits nach einem Return to Zero -Verfahren kodiert werden.der Sender beginnt jedes Bitintervall mit einer positiven Flanke. Eine 0 wird durch einen kurzen (~1/3 Bitzeit), eine 1 durch einen langen (~2/3 Bitzeit) positiven Wert kodiert. Nachteil dieses Verfahrens ist die schlechte Ausnutzung der Bandbreite. (Ein solches Verfahren wird z.b. vom DCF Zeitzeichen-Sender verwendet.) 0 1 Mit sogenannten Phased Lock Loop -Schaltungen kann der Empfänger im Prinzip die Sendefrequenz - auch Baudrate genannt - zurückgewinnen und damit die Länge des Bit- Intervalls. Einfacher ist die Synchronisation, wenn die Baudrate auf beiden Seiten auf den nahezu gleichen Wert eingestellt ist (z.b. abgeleitet aus Quarzgeneratoren gleicher Nennfrequenz). Dann muss nur die Phasenlage synchronisiert werden, um den besten Abtastzeitpunkt innerhalb des Bitintervalls zu treffen. Wie oft dies nötig ist, hängt von der maximalen Abweichung beider Raten ab. Dazu ein Beispiel: Sei die relative Abweichung < 10 4 ; dann ist die Verschiebung des Abtastzeitpunkts innerhalb 1000 Takten kleiner als ein zehntel Taktintervall, es genügt also, wenn spätestens nach Übertragung von etwa 128 Bytes eine Phasenkorrektur erfolgt. Daher werden auch sogenannten synchrone Übertragungsprotokolle verwendet, bei denen (z.b.wie beim CAN-Bus) immer dann, wenn im Bitstrom für eine festgelegte Anzahl von Bitzeiten kein Bitwechsel erfolgt ist, ein sogenanntes Stuffing-Bit eingefügt wird. Der Empfänger kennt diese Anzahl und kann die Stuffing-Bits entfernen. Er kann seine Phasenlage bei jedem Bitwechsel korrigieren, 18

19 Design von Hardwarekomponenten und Treibern für Linux Systeme deren maximaler Abstand ja jetzt beschränkt ist. Andere Protokolle verwenden Datenblöcke fester Länge, denen jeweils ein Synchronisations-Header vorangeht. Eine spezielle Form dieser Methode mit der Blocklänge ein Zeichen ist das asynchrone Start-Stop-Protokoll, wie es in der RS232-Norm festgelegt und in den UART-Bausteinen der seriellen Schnittstellen der PCs implementiert ist. Dies ist ein sehr altes Protokoll, das aus der Zeit der elektromechanischen Fernschreiber stammt,wobei die Baudrate sich aus der Netzfrequenz ergab. Wird nichts übertragen, ist der Signalpegel im Ruhezustand ( 0 ). Zu beliebigem Zeitpunkt (daher asynchron) kann die Übertragung eines Zeichens mit einem Startbit ( 1 ) beginnen. Darauf folgen mit der eingestellten Baudrate die (z.b. 8) Datenbits, eventuell mit Parity-Bit, und mindestens ein Stopbit ( 0 ). Eine Folge von Bytes kann also mit einer Rate von maximal Baudrate/10 Byte/s übertragen werden. (Bei der V24-Norm gilt: 0 entspricht >+3V, 1 entspricht <-3V) 1 D0 D1 D2 D3 D4 D5 D6 D7 0 Wegen der Einfachheit bietet sich das Start-Stop-Protokoll für unsere Implementierung an; jedenfalls hat Herr Stelzner in der Testbed-HW das unten skizzierte Verfahren implementiert. Damit steht Ihnen für Testzwecke eine solche Gegenstelle zur Verfügung. Wir wollen Sie aber durchaus ermutigen und gegebenenfalls unterstützen, auch bessere Verfahren zu erproben. Wenn wir etwa 1 MB/s (soviel wie über den ISA-Bus) transferieren wollen, müssen wir eine Baudrate von 10 MHz erreichen. Bei einem Quarztakt von 40 MHz entspricht eine Bitzeit dann 4 Taktintervallen. Die Empfänger-FSM muss durch das Startbit synchronisiert werden. Dazu kann ein mit der 40 MHz Clock laufender Zähler modulo 4 verwendet werden, der immer beim Erkennen einer positiven Flanke (mindestens des Startbits) zurückgesetzt wird. Diese Flanke kann kurz nach aber auch kurz vor einer Clock-Flanke auftreten, wodurch sich eine Unsicherheit des Abtastzeitpunktes von 25ns ergibt. Diese Verhältnisse sind im folgenden Diagramm veranschaulicht (Datenbits werden in der Phase 0 übernommen). V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

20 4. Bitserielle Übertragung Clock 40 MHz Counter mod ser. Input Startbit 1. Datenbit Fall 1 Fall 2 einsync_0 einsync_1 Counter_Reset ser. Input einsync_0 einsync_1 Counter_Reset Startbit 1. Datenbit

21 Design von Hardwarekomponenten und Treibern für Linux Systeme 5. VHDL Top-View des VHDL-Designs der Netzwerkkarte (vorgegeben): V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

22 5. VHDL PC-I/O-Schema: 22

23 Design von Hardwarekomponenten und Treibern für Linux Systeme Adress-Dekoder: V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

24 5. VHDL Timing für das FIFO-Lesen: Timing für das FIFO-Schreiben: 24

25 Design von Hardwarekomponenten und Treibern für Linux Systeme 6. Hardware-Debugging V. Sieh, H. Hessenauer, Universität Erlangen-Nürnberg, Inst. f. Informatik 3,

26 6. Hardware-Debugging 26