Überblick. Speichertechnologien. Digitaler Speicher: Prinzip. Lesen und Schreiben. Speichertypen: Überblick. Random Access. VO Digitales Design Kap.

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1 Kap. Überblick Speichertechologie Über das richtige Ablege vo Bits Bytes Fuktiosprizipie vo Speicher Klassifikatio vo Speicher ROM, SRAM, DRAM: Aufbau, Variate, Awedug, Timig Multiport-RAM ud FIFO Error Detectio Correctio MRAM Speicher der Zukuft? Digitaler Speicher: Prizip Für jedes Bit gibt es eie Iformatiosträger mit zwei klar uterscheidbare Spaugspegel / Ladugszustäde Magetisierugsrichtuge Optische Reflexioseigeschafte Topologie Die strukturierte Aordug solcher Iformatiosträger bildet eie Speicher. Lese ud Schreibe Das Programmiere / Schreibe ist im Betrieb möglich => Read/write memory ist im Betreib icht mehr möglich => Read-oly Memory (ROM) Date sid o-volatile schreibgeschützt Das Auslese der Speicherihalte ist im Betrieb immer möglich macht ei Write-oly Memory (WOM) Si? Speichertype: Überblick Radom Access h c i s r t k l e e mag. opt. i le t l a o v i le t l a o v - o. u q e s s e c a m o d a r FIFO, FILO RAM ROM statisch dyamisch PROM EPROM EEPROM multiport sigle-port FPM EDO SDRAM DDR MRAM, Harddisk, Floppy, DAT, Tape CD, CDROM, DVD bedeutet wahlfreie Zugriff auf jede Ihalt (Adresse) bei gleicher Zugriffszeit Gegebeispiel: sequetieller Zugriff FILO (Stack): FIFO: x,y,z x,y,z z,y,x z y x z y x x,y,z

2 Kap. No-Volatile Memory (NVM) Read-oly Memory: Fuktio bezeichet icht-flüchtige Speicher: Speicherihalte bleibe ach Abschalte der Spaugsversorgug erhalte Beispiele: ROM, Harddisk, CDROM, Gegesatz: volatile Memory ( flüchtiger Speicher) Beispiele: SRAM, DRAM Ei Eigagsmuster ( Adresse ) wird durch eie kombiatorische Fuktio auf ei Ausgagsmuster ( Date ) abgebildet x b ROM : Adresse A - A - A A D b- D b- D D Datewort A 8 Reihefolge der Bits Read-oly Memory: Awedug Die Nummerierug der Adress- ud Dateleituge ist für eie Speicher mit wahlfreiem Zugriff grudsätzlich eie willkürliche Zuordug vo Nummer zu Speicherpositioe ud daher frei vertauschbar, sofer sie für Lese ud Schreibe kosistet ist (Programmer!) die itere physikalische Struktur für die Fuktio trasparet bleibt (page mode!) Befehlscode für Prozessor Tabelle für Berechug (Multiplikatio) Liearisierug Trasformatio Beliebige kombiatorische Fuktio Wahrheitstabelle 9 EPROM als Befehlsspeicher Wahrheitstabelle mit ROM Address Data A Adresse A A Dates D D D = A+A x8 x9 add r,r,r cmp r,r,r D = A*A*A xa beq r,r,r xb xc xd or r,r,r addi r,x,r cmp r,r,r A A A ROM 8 x D D EPROM

3 Kap. Gray-Decoder mittels ROM Multiplikatio mittels ROM Biärcode A A A Gray-Code D D D A A A ROM 8 x D D D i j A A A A A A A A 8 x M O R D D D D D D D D Data[i,j] = i x j Beispiel zum ROM Read-oly Memory: Type a b Etwerfe Sie eie Schaltug, die das Maximum zweier positiver - Biärzahle ausgibt A A A A A A x M O R D D D d a b ROM ( mask-rom ) Prog. bei der Fertigug, icht löschbar PROM (programmable ROM) Prog. beim Aweder ( oe-time programmable OTP), icht löschbar EPROM ( UV-EPROM, erasable PROM) wie PROM, durch UV-Licht löschbar EEPROM (electrically erasable PROM) wie PROM, elektrisch ( i circuit ) löschbar Prizip eies ROM () Decoder wadelt Adresse vo biär auf -aus- um. Die Ausgäge des Decoders sid ivertiert. Eie Zeile Zy ist also auf, alle adere auf. Die Bits des Datewortes sid i Spalte ageordet. Jede Spalte wird über eie Pull-up- Widerstad (schwach) auf gezoge Liegt im Kreuzugspukt der Spalte Sx mit der selektierte Zeile Zy eie Diode, so wird das Date (Bit x, Adresse y) auf gezoge, aderefalls bleibt es auf (Pull-up). Die Programmierug erfolgt durch Setze / Etfere der Diode i die Kreuzugspukte. 8 Prizip eies ROM () Beispiel x ROM: A A DX G VCC D D

4 Kap. 8 9 Probleme mit dem Decoder Zweidimesioale Decodierug + V Ei Speicher mit Bit beötigt eie -aus- Decoder, d.h. AND Gates mit je Eigäge. Für ei M x ROM (-zu-m-decoder) sid dies 8 AND-Gatter mit je Eigäge. DX G Bei der zweidimesioale Decodierug beötigt ma im Idealfall je eie Decoder ud eie Multiplexer für /. Für das M x ROM sid dies ei -zu-k- Decoder ud ei k-zu--mux, das sid zusamme AND-Gatter mit je oder Eigäge eie Ersparis um de Faktor! G 9 Mask-ROM: Implemetierug Die Diode i de Kreuzugspukte (i der Praxis verwedet ma Trasistore) werde bei der Fertigug etspreched de vom Aweder spezifizierte Dateihalte ageschlosse (Maske für die Metallisierug => Name) Jede Äderug erfordert eue Chip-fertigug (!), => ur für Masseprodukte wirtschaftlich Datespeicherug ist äußerst robust ud störfest OTP: Implemetierug Bei der Fertigug werde alle Diode (Trasistore) ageschlosse. Programmierug erfolgt beim Aweder: Durch eie Programmierspaug (z.b. V) werde bei uerwüschte Verbiduge Sicheruge gezielt durchgebrat, ur die erwüschte verbleibe icht äderbar (=> OTP ), billig, robust, rasch programmierbar ( µs/byte) UV-EPROM: Implemetierug Bei der Fertigug werde i alle Kreuzugspukte Trasistore mit Floatig Gate eigefügt. Programmierug erfolgt beim Aweder: Kreuzugspukte werde gezielt verbude löschbar mit UV (ur pauschal, Mi.), störafällig (Date halte Jahre, UVempfidlich, icht radiatio hard,), rasch programmierbar ( µs/byte). Floatig Gate elektrisches Feld zieht Elektroe is Floatig Gate => Steuerspaug zum Schließe des Schalters wird so hoch, dass kei Schließe mehr möglich. GND source V GS > V t Gate Gate drai bulk + V PP GND source V GS > V t UV light source Programmierug Auslese Lösche drai bulk + V DS h v drai bulk

5 Kap. Eergie im EPROM UV-EPROM: Package Programmiere Lösche Package mit Fester lässt beim Lösche das UV-Licht a de Chip. sollte im Betrieb zugeklebt werde macht das Bauteil teurer EEPROM: Implemetierug Steuersigale eies ROM Fertigug Programmierug wie beim UV-EPROM Löschbar durch elektr. Feld (Spaug), Zelle eizel löschbar Flash Memory : ur pauschal löschbar Uterschiede zum RAM: o-volatile, Schreibe dauert viel läger rasch programmierbar ( µs/byte), störafällig, ur Programmierzykle je Zelle. A A A m- A m A m+ A - 8 row decoder POWER ON POWER ON POWER ON storage array colum multiplexer D b- D b- D Steuersigale: Adresse A A - Wahl der Speicherzelle Chip Select CS Aktivierug des Chip (low-aktiv) Output Eable OE Aktivierug der Ausgagstreiber (low-aktiv) ROM Timig Beispiel zur Decodierug ADDR DATA stable stable stable >= t AA max(t AA,t ACS ) t AA t OZ t OE t OZ t OE Date werde gültig () t AA ach Alege der gültige Adresse () t ACS ach Aktivierug des CS () t OE ach Aktivierug des OE Ausgag ist tri-state t OZ ach Deaktivierug vo CS oder OE t ACS t OH Skizziere Sie die itere Struktur eies x ROM. -dimesioale Decodierug (8 x ) Je Date eie solche Eiheit (Decoder wird z.t. gemeisam verwedet) A A A A A DX G VCC G D D D D 9 D

6 Kap. Aufbau eies Static RAM SRAM versus Latch + V SRAM-Cell etspricht Storage Loop des Latch Eibettug i die reguläre RAM-Struktur gemeisame Verwedug vo Steuerlogik + Ei- u. Ausgagsbuffer für alle Zelle Speicherzelle viel eifacher gehalte D CLKN CLKP CLKN CLKN CLKP CLK CLKP Q Steuersigale eies SRAM Bidirektioaler Datebus DX G IN DIN DIN _L _L DOUT DOUT D EN OUT Steuersigale: Adresse A A - Wahl der Speicherzelle Chip Select CS Aktivierug des Chip Output Eable OE Aktiv. Ausgagstreiber WriteEableWE Steuerug der Dateüberahme beim (low-aktiv) Eigags- () ud Ausgagsdate (RD) werde über die selbe Pis geführt. Eisparug a Pis RD ud müsse so koordiiert werde, dass je Leitug immer ur ei Treiber aktiv ist DIO DIO SRAM Read-Timig SRAM Write-Timig ADDR stable stable stable ADDR stable stable >= t AA max(t AA,t ACS ) t CSW t AS t CSW t ACS t OH t AS t WP t AH t WP t AH DOUT t AA t OZ t OE t OZ t OE Date werde gültig () t AA ach Alege der gültige Adresse () t ACS ach Aktivierug des CS () t OE ach Aktivierug des OE Ausgag ist tri-state t OZ ach Deaktivierug vo CS oder OE DIN t DS t DH Date werde mit steigeder Flake vo WE oder CS überomme CS muss midestes t CSW lag aktiv sei, WE midestes t WP t AS davor bis t AH daach muss die Adresse stabil sei t DS davor bis t DH daach müsse die Date stabil sei (Setup/Hold) t DS t DH

7 Kap. Sychroes SRAM Aufbau eies Dyamic RAM alle Aktivitäte laufe sychro zu eiem Takt Eigagssigale werde sychro i Register überomme Read-Date stehe etweder asychro (SSRAM mit flow-through outputs ) oder sychro (SSRAM mit pipelied outputs ) zur Verfügug. Zugriffe werde iter über eie Pipelie abgewickelt. Im Burst Mode ka Adresse iter automatisch ikremetiert werde => scheller Bit wird als Spaug i Kodesator abgelegt (HI/LO) Solage FET-Schalter offe, bleibt Ladug im C erhalte RD: Auslese der Spaug (FET geschlosse) Auswertug i Sese-Amplifier. RD kosumiert Ladug im C => write-back ötig : Lade/Etlade des C (FET geschlosse) 8 Größevergleich SRAM/DRAM SRAM versus DRAM + V Trasistore Trasistor + Kodesator SRAM teurer weiger Bits/Chip höherer Leistugsverbrauch scheller kei Refresh ötig robuster Awedug typ. Als Cache bzw. für kleie embedded Speicher DRAM billiger hohe Speicherdichte (Techologietreiber) leistugsärmer komplizierter Zugriff Refresh erforderlich störafälliger Awedug typ. als Hauptspeicher 9 Steuersigale eies DRAM DRAM Read-Timig A-A RAS_L CAS_L row address row decoder cotrol latch, mux, ad demux cotrol colum address DOUT x array colum latches, multiplexer, ad demultiplexer DIN Steuersigale: Adresse A A - ur halbe Azahl! Write Eable WE Auswahl: RD oder Row Addr. Strobe RAS Überahme Zeileadr. Col. Addr. Strobe CAS Überahme Spalteadr. ADDR RAS_L CAS_L DOUT row address colum address Alege der Row-Address, i ei Latch überehme mit RAS Alege der Colum-Adress, i ei Latch über. mit CAS CAS = aktiviert Ausgagstreiber => Date gültig Mit RAS Rückschreibe der Date (Refresh) der gaze Row Mit CAS = geht Ausgagstreiber wieder i tri-state

8 Kap. DRAM Write-Timig Refresh ADDR RAS_L DIN CAS_L row address colum address Latche der Row-Address mit RAS Alege der Date, eileite des mit WE Latche der Colum-Adress mit CAS Mit RAS Rückschreibe der Date (Refresh) der gaze Row, bei selektierter Colum de eue Datewert Uabh. vo CAS bleibt Ausgagstreiber immer i tri-state Aufgrud uvermeidlicher Leckströme etlädt sich der Speicherkodesator der DRAM-Zelle. Bevor das Bit kippt muss es daher abgefragt ud die Ladug im Kodesator etspreched aufge-frischt werde (typ. alle ms). Dies erfolgt für eie gaze Zeile auf eimal. V CC V V cap HIGH LOW stored writte refresh refresh refresh time DRAM Page Mode Exteded Data Out (EDO) Erster Zugriff läuft gaz ormal ab. Daach bleibt jedoch RAS städig aktiviert, die Row-Address bleibt im Latch gespeichert. Bei umittelbar aschließede Zugriffe auf die gleiche Row ( Page ), sid ur och CAS-Pulse ötig, um die eue Colum-Addresses zu überehme. Das ermöglicht eie (etwa -fach) schellere Zugriff auf Date ierhalb der gleiche Row Die Ausgagstreiber werde icht vo CAS soder vo eigeem Sigal Output Eable (OE) gesteuert Das erlaubt bessere Überlappug der Zugriffe: Latche der ächste Colum-Address ka bereits erfolge, och währed die Date der vorige Colum gelese werde Sychroes DRAM DDRAM Zugriffsarte (schematisiert) Das Timig des DRAM läuft sychro zu eiem Takt (dzt. MHz) ab. Das spart Probleme mit der Sychroisatio i schelle Desigs RAM-iter sid mehrere Taktschritte für eie Zugriff ötig (=> Wartezeit ach auße) Durch itere Orgaisatio i Bäke köe jedoch mehrere Zugriffe überlapped ablaufe Beim DDRAM werde zusätzlich och beide Taktflake ( ud ) verwedet. Stadard Page Mode EDO SDRAM DDRAM row col data row col data row col data col data row col data col data row col data row col row col data t 8 8

9 Kap. Multiport Memory Prizip Multiport-Memory - Aufbau Beispiel Dual-Port RAM Gemeisames RAM-Array, aber Doppelte Steuerlogik (liks / rechts) für CS, R/W, OE Doppelter Adrressdecoder Doppelte Iterfaces (Pis) Zusätzliches Busy-Sigal Data_L Addr_L Busy_L b Cotrol L Address Decoder L Addr_L SRAM array Arratio Logic Addr_R CS_R Cotrol R Address Decoder R b CS_R OE_R WE_R Data_R Addr_R Busy_R 9 Semaphor-Bit Fuktio des Semaphor Erlaubt Koordiatio des Zugriffs auf gemeisame Ressource (z.b. Speicher) Durch Setze des Bits ka Zugriff auf Ressource agefordert werde (Request), gleichzeitig werde kokurrierede Zugriffe blockiert, d.h. Kokurrete köe ihr Bit icht mehr setze. Lösche des Semaphore-Bit (Release) gibt die Ressource wieder frei. Beim DPRAM oft mit itegriert, aber Beachtug des Semaphor wird icht per HW erzwuge, d.h. Zugriff auf blockierte Ressource ist möglich. Default (frei): SemL = SemR = Sem. Lock durch L: SemL => RD SemL ergibt SemR => wird igoriert RD SemR ergibt Release vo L: auf SemL Semaphor- Bit liks Aktio L iit Request L Request R Release L Request R Release R Semaphor- Bit rechts R Status RAM frei Locked für L Locked für L (!) frei Lock für R frei FIFO Prizip FIFO - Flags FIFO = First I First Out keie Adresse => kei wahlfreier Zugriff Am -Port ka eie Sequez vo Dateworte i de Speicher geschriebe werde, am RD-Port köe die Dateworte geau i der gleiche Sequez wieder ( kosumiered ) gelese werde. Etspreched der Speichertiefe wird eie Azahl geschriebeer Dateworte gepuffert Lese ud Schreibe sid voeiader uabhägig ud köe überlappe. Full-Flag (FF) wird aktiviert, we alle verfügbare Speicherzelle (Speichertiefe des FIFO) beschriebe ud och icht gelese sid. Vor dem ächste muss zuerst gelese werde, sost wird der jügste Eitrag überschriebe. Empty-Flag (EF) wird aktiviert, we keie Date im Speicher verfügbar sid, die och icht gelese wurde. Vor dem ächste RD müsse Date geschriebe werde, sost wird ei udefiierter Wert gelese. Half-Full-Flag (HFF) wird aktiviert, sobald das FIFO zur Hälfte voll ist. als Vorwarug für Speicherverwaltug verwedbar 9

10 Kap. FIFO Aufbau Awedug DPRAM FIFO CS RD EF D out Cotrol_R Cotrol_L Status Flag Logic Read Poiter Write Poiter CS HFF FF D i typischerweise für die Kommuikatio zweier asychro arbeiteder Systeme: Es köe Date ausgetauscht werde die Kopplug im Zeitverhalte der Systeme ist miimal (ur bei FIFO Full/Empty) Für kotiuierliche Dateströme ist FIFO besser (weil eifacher billiger), ggf. für bidirektioale Kommuikatio FIFOs Beim DPRAM stellt die Adresse zusätzlich sematische Iformatio dar (z.b.: Sesorwert liegt immer auf Adresse x etc.) Error Detectio Correctio EDC/ECC: Beispiele Prizip: Hizufüge redudater Zusatziformatio (= Prüfs) etspreched eiem Code so dass icht alle darstellbare Codeworte auch gültige Codeworte sid, Prüfs werde beim geeriert ud mitgespeichert, beim RD euerlich geeriert ud mit de gespeicherte vergliche EDC: Error Detectig Code Bitfehler (auch i der Prüfiformatio) werde erkat Hammig-Distaz: maximale Azahl vo gleichzeitig auftretede Bitfehler die im ugüstigste Fall och sicher erkat werde ECC: Error Correctig Code Bitfehler werde erkat UND korrigiert Parity: Prüf ergäzt die Bitsumme auf gerade ( eve ) bzw. ugerade ( odd ), typisch Bit/Byte Hammig-Distaz =, d.h. ur das Umfalle eies eizige Bits wird mit Sicherheit erkat Hammig Code: mehrere Parity-Bits jeweils über Gruppe vo Dates erlaube Hammig-Distaz vo sowie Korrektur für - Fehler. Block-Sigatur (cyclic redudacy check, CRC): Geeriert Prüfwort aus sequetiellem Datestrom (Block) mittels rückgekoppeltem Schieberegister. Üblicherweise bei EPROMs, da bei im RAM schwer achzuführe. 8 Aufbau des SDT-MRAM Spi-Depedet Tuelig (SDT) Zelle = Sadwich aus magetische Schichte mit extrem düem Isolator dazwische (m). Isolator ist so dü, dass Tuelstrom hidurchfließt (quatemecha. Effekt). Prizip des SDT-MRAM Schreibe: Magetische Polarisatio der Schichte wird durch Stromrichtug festgelegt. Lese: Je ach maget. Ausrichtug der beide Schichte zueiader ergebe sich uterschiedlich große Tuelströme magetfeldabhägiger Widerstad magetoresistives Verhalte. 9

11 Kap. MRAM Features Zusammefassug () radom access o-volatile (magetische Speicherug) > Zykle etwa so schell wie DRAM % kleier als DRAM stromspared (Eergie ur für RD) Marktreife für erwartet (M) Digitale Speicher sid eie strukturierte Aordug vo Bits mit zwei klar uterscheidbare Zustäde. Nebe Aufbau ud physikalischem Speicherprizip sid Volatility, Beschreibbarkeit ud Radom Access charakteristische Merkmale. Nebe ihrer eigetliche Fuktio als Datespeicher sid Speicher auch für vielfältige logische Fuktioe verwedbar. Zur Vereifachug der Decodierlogik sid Speicher als zweidimesioales Array strukturiert. Zusammefassug () Bei de ROMs uterscheidet ma zwische Mask- ROM, OTP, UV-EPROM ud EEPROM. Das SRAM beruht wie das Latch auf eier Speicherschleife aus rückgekoppelte Iverter, ist aber platzspareder. Das DRAM verwedet eie Kodesator als Speicherelemet, eie Speicherzelle ist daher deutlich kleier als beim SRAM. Es ist allerdigs ei periodischer Refresh erforderlich. Zusammefassug () Das MRAM ist ei scheller icht-flüchtiger Speicher. Es beruht auf magetischer Polarisatio. Multiport-Speicher ud FIFO erlaube die Kopplug usychroisierter Systeme. Durch Hizufüge vo Prüfs köe Bitfehler erkat ud evetuell auch korrigiert werde. Übliche EDC/ECC_Verfahre sid Parity, Hammig Code ud CRC.