Einsatz programmierbarer Logikbausteine im Informatik-Grundstudium. Entwurf für Xilinx CoolRunner-II CPLDs. J. Schneider
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- Waltraud Kaufer
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1 Einsatz programmirbarr Logikbaustin im nformatik-grundstudium Entwurf für Xilinx CoolRunnr- CPLDs 1 8. Fbruar 2007 Foli 1/34
2 nhalt Kapitl Foli 1 Motivation 3 2 Xilinx CPLD Architkturn 6 3 CPLD-Prototyping Plattform 14 4 Entwurfs- und Praktikumsablauf 29 5 Zusammnfassung 33 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 2/34
3 1 Motivation nhalt 1 Motivation 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 3/34
4 1 Motivation Zilstllung Markt für programmirbar Baustin (Microprozssorn, CPLDs, FPGAs,...) stigt ständig programmirbar Logikbaustin zähln inzwischn zu dn Basisbaugruppn im Brich Elktronik/chnisch nformatik Einführung in di Architktur dr Logikbaustin rfolgt brits im 1. Smstr (G-VL) Zilvrinbarung zwischn dm Rktoratskollgium und dr Fakultät nformatik dr U-Drsdn Zil disr Vrinbarung ist di Erhöhung dr Effizinz und Effktivität sowi di Vrbssrung dr Qualität dr Lhr, Forschung und Wissnstransfr Umstzung dr Zilvrinbarung am Lhrstuhl in Hinblick auf di Vrbssrung dr Praxis im nformatik-studium 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 4/34
5 1 Motivation Problmatik Rchnrgstütztr Systmntwurf schon ins nformatik-grundstudium vrlagrn (HW-Praktikum) Knnnlrnn von: Entwurf Digitalr Schaltungn am Computr Zilstllung Entwurfsabläufn (Entwurf, Simulation, Synths, Chip-Programmirung) Anwndung von modrnr Entwurfssoftwar (Schaltungsditor in XLNX SE) Programmirung von infachn programmirbarn Schaltkrisn Kin Zilstllungn sind: Entwurfsoptimirung (Ausnutzung ds ltztn Gattrs/FlipFlops bzw. Gschwindigkitsoptimirung) Hardwarbschribungssprachn Erstllung ignr stumgbungn und UCF-Datin 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 5/34
6 2 Xilinx CPLD Architkturn nhalt 2 Xilinx CPLD Architkturn 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 6/34
7 2 Xilinx CPLD Architkturn Grundlagn: Bgriffsdfinition PLA: Programmabl Logic Array PLAs nthaltn in programmirbar UND-Matrix gfolgt von inr programmirbarn ODER-Matrix (Abbildung dr Logikfunktionn auf dis Struktur); Rgistr am Ausgang (rmöglichn mplmntation von Zustandsautomatn) typischr Vrtrtr: PAL16V8 (16 Eingäng, 8 Ausgäng) CPLD: CPLD: Complx Programmabl Logic Dvics CPLDs dr Firma Xilinx: X9500-Sri, CoolRunnr- Sri CPLD vrinfacht: vil PLA-ähnlich Blöck auf inm Chip 1 nichtflüchtig Spichrung dr Konfiguration (z.b. EEPROM) jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 7/34
8 2 Xilinx CPLD Architkturn Übrsicht übr di Xilinx X9500 Architktur 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 8/34
9 2 Xilinx CPLD Architkturn Übrsicht übr di Xilinx X9500 Architktur 4x 18x 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 9/34
10 2 Xilinx CPLD Architkturn Xilinx X9500 Architktur untrschidlich Spannungskompatibilität: 2,5Volt (XC9500XV), 3,3 Volt (XC9500XL), 5 Volt (XC9500) Systm Gats: Macroclls: Product rms pr Macrocll: 90 nput Voltag Compatibl: 2,5/3,3 Output Voltag Compatibl: (1,8)/2,5/3,3 Maximum /O: /O Banking: 1-4 Min. Pin-to-pin Logic Dlay (ns): Global Clocks: 3 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 10/34
11 2 Xilinx CPLD Architkturn Übrsicht übr di Xilinx CoolRunnr- Architktur 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 11/34
12 2 Xilinx CPLD Architkturn Übrsicht übr di Xilinx CoolRunnr- Architktur 16x 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 12/34
13 2 Xilinx CPLD Architkturn Xilinx CoolRunnr- Architktur CoolRunnr- Famili: 1,8V (CoolRunnr XPLA3 Famili: 3,3V) Systm-Gats: Macroclls: Product rms pr Macrocll: 40 nput Voltag Compatibl: 1,5/1,8/2,5/3,3 Output Voltag Compatibl: 1,5/1,8/2,5/3,3 Maximum /O: /O Banking: 2-4 Min. Pin-to-pin Logic Dlay (ns): 3,8-7,1 Global Clocks: 3 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 13/34
14 3 CPLD-Prototyping Plattform nhalt 3 CPLD-Prototyping Plattform 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 14/34
15 3 CPLD-Prototyping Plattform Zilstllung: Anfordrungn guts Pris- /Listungsvrhältnis (Aufbau mhrrr Arbitsplätz) vrwndbar mit frir Xilinx-Entwurfssoftwar (SE) Programmirung übr SE-Softwar (impac-sw und JAG-Kabl an paralllr Schnittstll ds PC) kin außrgwöhnlich Priphri um CPLD (z.b. Ntzwrkschnittstll, Sgmnt-Anzign im Multiplxbtrib, LCD,...) Möglichkitn für ign Erwitrungn übr /O-Schnittstlln Problm: 1 PLD/CPLD-Prototypingboards dominirn dn Markt nicht so stark wi FPGA-Prototypingboards jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 15/34
16 3 CPLD-Prototyping Plattform Eignschaftn ds Prototypingboards: XC2-XL Prototypingboard 10x XC2-XL Prototypingboard von Digilnt nc. (Xilinx): Kaufpris pro Board: 50 bstückt mit zwi Xilinx-CPLDs: XC9572XL VQ44 CoolRunnr- XC2C256 Q144 Prototypingboard bsitzt kin Priphri notwndig Erwitrungn: Erwitrung ds Prototypingboards um zusätzlich Priphri (z.b. LEDs, Anzign, astr, Schaltr,...) notwndig 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 16/34
17 3 CPLD-Prototyping Plattform XC2-XL Prototypingboard XC9572XL VQ44: 3,3V High-Prformanc CPLD, 5 ns pin-to-pin logic dlays, Systm frquncy up to 178 MHz, four 54V18 Function Blocks, 72 macroclls with 1,600 usabl gats, 44-pin VQFP (34 usr /O pins), Advancd 0.35 micron fatur siz CMOS Fast FLASH M tchnology, 5V tolrant /O pins accpt 5V, 3.3V, and 2.5V signals 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 17/34
18 3 CPLD-Prototyping Plattform XC2-XL Prototypingboard CoolRunnr- XC2C256 Q144: optimizd for 1.8V systms, 5.7 ns pin-to-pin dlays, 144-pin QFP with 118 usr /O Multi-voltag /O opration 1.5V to 3.3V wo sparat /O banks 256 mocroclls Optional Schmitt-triggr input (pr pin) Flxibl clocking mods (divid by 2,4,6,8,10,12,14,16) 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 18/34
19 3 CPLD-Prototyping Plattform Aufbau ds XC2-XL Prototypingboards Spannungs vrsorgung astr/2x LED Expansion C 5V DC JAG Kabl XC9572XL aktvrsorgung 1,842MHZ Expansion D XC2C256 Auswahl dr CPLD Programmirung 1 Expansion B Expansion A jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 19/34
20 3 CPLD-Prototyping Plattform Erwitrungn für das XC2-XL Prototypingboard Erwitrungsboard 2 4x4 Matrixtastatur AVR Microcontrollr (Amga8L 8PU) POR D POR B POR A SP Schnittstll (AVR) 8x Schaltr (on/on) 4x 7 Sgmntanzig 8x LED (LED Balkn) 8x astr Erwitrungsboard 1 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 20/34
21 3 CPLD-Prototyping Plattform Aufbau dr Erwitrungskart 1 POR B Pin 39: /O Pin 40: /O zu dn CPLD Pins POR B Pin 3: 3.3V Pin 4: /O Pin 1: GND Pin 2: VU 3.3 V sw8 sw7 sw6 sw5 sw4 sw3 sw2 sw1 Pin 20 Pin 19 Pin 18 Pin 17 Pin 16 Pin 15 Pin 14 Pin 13 Pin 5 Pin 6 Pin 7 Pin 8 Pin 9 Pin 10 Pin 11 Pin 12 Pin 3 btn1 btn2 btn3 btn4 btn5 btn6 btn7 btn8 R4,7k R4,7k GND 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 21/34 Pin 1
22 3 CPLD-Prototyping Plattform Aufbau dr Erwitrungskart 1 POR A Pin 39: /O Pin 40: /O zu dn CPLD Pins POR A Pin 3: 3.3V XCCLK Pin 4: /O Pin 1: GND Pin 2: VU R130 Ohm R130 Ohm GND Pin 1 2x RC 56 Ohm Pin 40 MSB Pin 39 Pin 38 Pin 37 LED Pin 36 Pin 35 DC 10EWA Pin 34 Pin 33 LSB Pin 30 Pin 31 Pin 29 Pin 32 Pin 28 Pin 26 Pin 24 Pin 27 7S_4 Pin 25 Pin 23 Pin 22 Pin 21 Pin 19 Pin 20 7S_3 HDSP 523E Pin 12 Pin 13 Pin 16 Pin 17 Pin 15 Pin 18 Pin 14 7S_2 Pin 10 Pin 4 Pin 5 Pin 8 Pin 8 Pin 11 Pin 6 7S_1 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 22/34
23 3 CPLD-Prototyping Plattform Aufbau dr Erwitrungskart 2 POR D Pin 3: 3.3V Pin 4: /O zu dn CPLD Pins POR D Pin 39: /O Pin 40: /O Pin 1: GND 1 Pin 2: VU PN 11 PN 10 PN 8 PN 9 PN 7 PN 3 PN 1 X2 X1 PN 6 PN 5 PN 4 Y4 R4,7k AVR SP Amga8L 8PU PN 1 PN 8 Rst GND PN 19 PN 17 PN 7 PN 18 SCK MSO MOS VCC R4,7k PN 12 PN 13 PN 14 PN 15 PN 16 PN 17 X3 X4 Y1 Y2 Y3 4x4 Matrixtastatur (Pinblgung: Sicht von obn auf di astn) 1N4148 AVR PD2 (PN 4) AVR PB7 (PN 10) AVR PB6 (PN 9) AVR PB5 (PN 19) AVR PB4 (PN 18) AVR PB3 (PN 17) AVR PB2 (PN 16) AVR PB1 (PN 15) AVR PB0 (PN 14) X1X2X3X4Y1Y2Y3Y4 Spaltn Ziln (row) (col) jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 23/34
24 3 CPLD-Prototyping Plattform Funktionsprinzip 4x4 Matrixtastatur Matrixtastaturn bsitzn in Anzahl Schaltr (z.b. 12 bzw. 16), wlch übr in Matrix von Ziln (rows) und Spaltn (columns) mitinandr vrbundn sind (ast 1 gdrückt: Spalt 1 und Zil 1 vrbundn, ast 2 gdrückt: Spalt 2 und Rih 1 vrbundn,...) gdrückt ast rmittln: Spaltn all mit Mass vrbindn, Ziln übr Pull-Up-Widrstand an Btribsspannung anschlißn (kin gdrückt ast: Output hat Plus-Potntial, gdrückt ast: Output auf Mass) Microcontrollr 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 24/34
25 3 CPLD-Prototyping Plattform Funktionsprinzip 4x4 Matrixtastatur Matrixcod ast idntifizirn: nachinandr di dri Spaltnanschlüss auf Mass zihn (di bidn andrn jwils auf Btribsspannung lassn) und das Ergbnis an dn vir Zilnanschlüssn ablsn ist inr dr vir Zilnanschlüss auf Null, dann astaturcod rmittln Zichn Wrt X1 X2 X3 X4 Y1 Y2 Y3 Y4 col1 col2 col3 col4 row1 row2 row3 row F E jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 25/34
26 3 CPLD-Prototyping Plattform Funktionsprinzip 4x4 Matrixtastatur Matrixcod Zichn Wrt X1 X2 X3 X4 Y1 Y2 Y3 Y4 col1 col2 col3 col4 row1 row2 row3 row D A B C astndruck sturt ntrrupt ds Microcontrollrs (N0 am Pin PD2 ) Ausgab ds ablln-cods am Microcontrollr PORC und PORD zusätzlich Ausgab als 4 Bit-Binärwrt (+1 Bit astnabfrag) an Microcontrollr PORD 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 26/34
27 3 CPLD-Prototyping Plattform Funktionsprinzip 4x4 Matrixtastatur Binärcod zusätzlich Ausgab dr binärn Wrt dr Matrix-astn übr Microcontrollr PORD zusätzlich Auswrtung dr ntrrupt-litung im CPLD bzgl. astndruck (sonst - 0 ) notwndig Zich. PD2 PD7 PD6 PD5 PD4 Zich. PD2 PD7 PD6 PD5 PD A B C D E F jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 27/34
28 3 CPLD-Prototyping Plattform mpulsrzugung Erzugung inr langsamn mpulsfolg (akt) zur Witrvrarbitung im CPLD (Ansturung von Zählrbaustinn bzw. LEDs) Vrwndung ins Microcontrollr-Pins und ds intrnn imrs (imr 0) Microcontrollr-akt 1MHz, Vortilr 1024 (all 1024 akt wird Zählr um 1 witrgzählt), ntrrupt bi Übrlauf und stzn/löschn ds AVR-Pins PD / ,56 mpuls pro Skund; 976,56/256 3,8 Hz 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 28/34
29 4 Entwurfs- und Praktikumsablauf nhalt 4 Entwurfs- und Praktikumsablauf 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 29/34
30 4 Entwurfs- und Praktikumsablauf Entwurf mit Xilinx SE-Wrkzugn Vrsuchsdurchführung mit Stat-of-th-Art Entwurfswrkzugn von Xilinx Entwurf dig. Schaltungn untr Vrwndung ausgwähltr Bib.-Elmnt Entwurfsablauf: Entwurf/Schmatic-Eingab SE-Simulation Synths Download Prototyping Abfolg zur Lösung dr Praktikumsaufgabn: 1. Knnnlrnn dr Entwurfswrkzug: öffnn ins infachn/frtign Projkts incl. Projktinstllungn/UCF/Schaltung/stumgbung Simulation/Synths/Download 2. Erstllung infachr Entwürf (Modul): Zählr, Dcodr, Durchführung ins ignn vollständign Entwurfs (z.b. Mßstllnabfrag) untr Vrwndung dr rstlltn ilmodul Vorgabn: zu jdr ilaufgab xistirt Projktarchiv mit: Projktinst. (Chip, Wrkzuginstllungn,...), UCF, Dsignhirarchi, Moduldatin incl. Schnittstlln ohn nhalt, stumgbung incl. stpattrn 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 30/34
31 4 Entwurfs- und Praktikumsablauf SE Schmatic-Entwurf Vrdrahtung Pins Bibliothkn Schmatic ntwurf Bibliothks lmnt 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 31/34
32 4 Entwurfs- und Praktikumsablauf SE Schmatic-Entwurf SE Simulator Vrhaltns simulation 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 32/34
33 5 Zusammnfassung nhalt 5 Zusammnfassung 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 33/34
34 5 Zusammnfassung Evaluirung ds Xilinx CPLD XC2-XL Prototypingboards im SE-Entwurfsablauf Erstllung zusätzlichr Litrkartn für Ein- und Ausgab Erstllung von Bispiln im SE-Schmatic Editor Dokumntation dr Arbitn witr notwndig Arbitn: Zusammnfassung Erstllung witrr zusätzlichr Litrkartn für all CPLD-Boards (z.b. Eagl, Ätzn HiWi) Fstlgung dr ndgültign Aufgabnstllungn Erstllung von Aufgabnstllungn st durch friwillig Studntn 1 jsch@it.inf.tu-drsdn.d 8. Fbruar 2007 Foli 34/34
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