Vorlesng Rechnerstrktren Winter 22/3 Rechnerstrktren 2. Grndlagen Inhalt Elektronische Schalter Elementare Gatterfnktionen Schaltnetze Schaltwerke 2.2 (c) Peter Strm, Universität Trier
Vorlesng Rechnerstrktren Winter 22/3 Motivation Unterscheidng von zwei Zständen Strom / kein Strom Spannng / keine Spannng Positiv / Negativ geladen Reflektierend / nicht reflektierend... Technische Umsetzng Mechanisch Elektromechanisch Elektronisch Licht bbildng af binäre Zahlen Wahrheitswerte Zeichen 2.3 Elektronische Schalter Elementar Wechselschalter E a E b if S then := E a else := E b S Schalter (Gate, Switch) Vereinfachngen Ein Eingang konstant oder Verzögerngszeit t VZ wird drch die eingesetzte Technologie bestimmt wenige Nanoseknden typisch t VZ S 2.4 (c) Peter Strm, Universität Trier 2
Vorlesng Rechnerstrktren Winter 22/3 Realisierngsvarianten Transistor-Transistor Transistor-Logik (TTL) Emitter-Copled Copled-Logik (ECL) Metal Oxid Semicondctor (MOS) Unterschiede Verzögerngszeit Versorgngsspannng 5 V (TTL) 2.8-3.3 V (MOS) Integrationsdichte.3µm -.8µm (MOS).8µm demnächst (MOS) (vgl. Haar = µm) Materialien Silicim, lminim in Zknft ev. Gas, Kpfer 9 8 7 6 5 4 3 2 TTL ECL CMOS elay [ns] 2.5 Bipolare Transistoren npn- nd pnp-transistor otierng von Silicim Collector Schaltverhalten V E = V, V = 3 V V E = 3 V, V =.2 V Base n p n Hohe Ströme p-kanal mß mit Elektronen gefüllt werden Wärmeentwicklng icke der Leiterbahnen Emitter V CC Geringe Kapazitäten Hohe Schaltgeschwindigkeit V E V 2.6 (c) Peter Strm, Universität Trier 3
Vorlesng Rechnerstrktren Winter 22/3 Wechselschalter: TTL-Realisierng S V CC V CC V CC E b E a V CC 2.7 TTL-Familien 74xx Standard TTL 3 mw/gate 9 ns t VZ 74Lxx Low-power TTL 33 74Hxx High-speed TTL 22 6 74Sxx Schottky TTL 2 3 74LSxx Low-power Schottky TTL 2 9 74Sxx dvanced Schottky TTL 2.6 74LSxx dvanced Low-power Schottky TTL.3 5 74Fxx Fast TTL 5 3 V CC 74x8 GN 2.8 (c) Peter Strm, Universität Trier 4
Vorlesng Rechnerstrktren Winter 22/3 Feldeffekttransistoren FETs NMOS (n-kanal) PMOS (p-kanal) CMOS (complementary MOS) NMOS nd PMOS paarweise Sorce n Gate p n rain Schaltverhalten V E = V, V = V V E = V, V = V nmos Sbstrate Längere Verzögerngszeit Kapazitives Element Geringe Spannngswerte V p Extrem geringe Ströme V E n V V SS 2.9 Wechselschalter: CMOS-Realisierng 2. (c) Peter Strm, Universität Trier 5
Vorlesng Rechnerstrktren Winter 22/3 State of the rt z.b. EC lpha 2264.35µm CMOS-Technik 3.2 cm 2 52 Transistoren 6 MHz Taktfreqenz 72 W Stromverbrach.35 µm = cm 49 km Belichten Ätzen Bedampfen, otieren 2. Tri-State irekte Verschaltng von sgängen kritisch CS= CS= CS= E a V CC? V CC E b Zgang mehrerer Elemente z einem gemeinsamen Bs ritter, hochohmiger Zstand der sgänge Steerng drch zsätzlichen Eingang (CS = Chip Select) CS= 2.2 (c) Peter Strm, Universität Trier 6
Vorlesng Rechnerstrktren Winter 22/3 ie Grndgatter UN E E2 E E2 OER E E2 NICHT E 2.3 NN, NOR, XOR NN NOR E E2 E E2 XOR E E2 + 2.4 (c) Peter Strm, Universität Trier 7
Vorlesng Rechnerstrktren Winter 22/3 Äqivalenz Ist XOR ein Grndgatter? Wieviele Grndgatter bracht man minimal, m beliebige boolesche sdrücke z beschreiben? 2.5 Schaltnetze Schaltng as logischen Grndgattern mit n Eingängen m sgängen Rückkopplngsfrei 2n Eingangskombinationen m boolesche sdrücke über E... En Wahrheitstabelle E Schaltnetz En m 2.7 (c) Peter Strm, Universität Trier 8
Vorlesng Rechnerstrktren Winter 22/3 Wahrheitstabelle 7-Segment-ekoder 4 Eingänge Binärzahl e 3 e 2 e e 7 sgänge steerng der Segment a bis g e d f g c 7 ekoder a b e 3 e 2 e e a b c d e f g 4 2.8 7-Segment-ekoder (cont.) Wie erhält man boolesche sdrücke für a bis g? ae ( 3, e2, e, e) = be ( 3, e2, e, e) = M ge ( 3, e2, e, e) = 2.2 (c) Peter Strm, Universität Trier 9
Vorlesng Rechnerstrktren Winter 22/3 7-Segment-ekoder (cont.) Gatterschaltng: 2.22 isjnktive nd konjnktive Normalformen isjnktive Normalform Smme von Prodkten (minterme) Konjnktive Normalform Prodkt von Smmen (maxterme) Minterm Zeile in Wahrheitstabelle Eingänge mit : e Eingänge mit : e negiert Maxterm Zeile in Wahrheitstabelle Eingänge mit : e negiert Eingänge mit : e e2 e e a 2.24 (c) Peter Strm, Universität Trier
Vorlesng Rechnerstrktren Winter 22/3 Boolesche lgebra alität zwischen Gatterschaltngen Booleschen sdrücken Positive Logik = False = Tre E E2 = E E 2 Gesetze = E+ E2 = E 2.26 Gesetze Operationen mit nd X + = X, X + = X =, X = X Idempotenz X + X = X X X = X Komplementärgesetz X + X = X X = 2.27 (c) Peter Strm, Universität Trier
Vorlesng Rechnerstrktren Winter 22/3 Gesetze (cont.) Kommtativitätsgesetz X + Y = Y + X X Y = Y X ssoziativitätsgesetz ( X + Y) + Z = X + ( Y + Z) ( X Y) Z = X ( Y Z) istribtivgesetz X ( Y + Z) = X Y + X Z X + ( Y Z) = ( X + Y) ( X + Z) 2.28 Gesetze (cont.) Vereinfachngsgesetze X Y + X Y = X,( X + Y) ( X + Y) = X X + X Y = X, X ( X + Y) = X ( X + Y) Y = X Y,( X Y) + Y = X + Y emorgan s Gesetz X + Y+ K+ Z = X Y K Z X Y K Z = X + Y + K+ Z 2.29 (c) Peter Strm, Universität Trier 2
Vorlesng Rechnerstrktren Winter 22/3 Umformng nd Minimierng Gründe Begrenzngen bei der Schaltngstiefe Minimaler Materialeinsatz Bestimmter Gattervorrat Elektrische Eigenschaften Platzbeschränkngen... lgebraische Umformngen lgorithmische Verfahren Karnagh-iagramme (-4 Eingangsvariablen, sgang) ine-mcclskey-verfahren (n Eingänge, sgang) Bündelminimierng (n Eingänge, m sgänge) 2.3 Karnagh-iagramme Graphische Methode max. 4 Eingänge BC Übertragng der Wahrheitstabelle Position im iagramm entspricht BC als Binärzahl B C a = (2,3,4,6) = C C 2 3 B B 6 7 B 4 5 2 3 2.3 (c) Peter Strm, Universität Trier 3
Vorlesng Rechnerstrktren Winter 22/3 Minimierng im Karnagh-iagramm Legende = Gray-Code benachbarte Zeilen nd Spalten ändern sich nr in einem Bit Zsammenfassen von Grppen z, 2, 4 oder 8 Einsen = keine Minimierng 2 = Term mit 2 as 3 Eingängen 4 = Term mit as 3 Eingängen 8 = Fnktion konstant iagramm als Tors affassen! C B = B + BC + C C B 2.32 4 Eingänge Zsammenfassen von Grppen z, 2, 4, 8 oder 6 Einsen = keine Minimierng 2 = Term mit 3 as 4 Eingängen 4 = Term mit 2 as 4 Eingängen 8 = Term mit as 4 Eingängen 6 = Fnktion konstant Tors C 3 2 4 5 7 6 2 3 5 4 8 9 B 2.33 (c) Peter Strm, Universität Trier 4
Vorlesng Rechnerstrktren Winter 22/3 Minimierng 7-Segment-ekoder 4 Eingänge Binärzahl e3 e2 e e 7 sgänge steerng der Segment a bis g e d f g c 7 ekoder a b e3 e2 e e a b c d e f g 4 2.34 Minimierng 7-Segment-ekoder (on t Care) 4 Eingänge Binärzahl e3 e2 e e 7 sgänge steerng der Segment a bis g e d f g c 7 ekoder a b e3 e2 e e a b c d e f g X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X 4 2.39 (c) Peter Strm, Universität Trier 5
Vorlesng Rechnerstrktren Winter 22/3 Bemerkngen Bei bis z vier Eingangsvariablen ideale Minimierngstechnik 5 nd 6 Eingänge theoretisch ach möglich 5: zwei übereinander liegende 4er-iagramme 6: vier übereinander liegende 4er-iagramme insgesamt aber praktisch nicht handhabbar Konjnktive Minimalform ebenfalls möglich Zsammenfassen der -Grppen 2.44 ine-mcclskey-methode lgorithmisches Verfahren beliebig viele Eingänge sgang 3 Schritte Initialisierng Ermittlng der Primimplikanten Ermittlng der minimalen Überdeckng Beispielfnktion Segment a e3 e2 e e a b c d e f g 2.45 (c) Peter Strm, Universität Trier 6
Vorlesng Rechnerstrktren Winter 22/3. Initialisierng Sortierng der Minterme afsteigend nach nzahl () () (2) (4) (8) (3) (9) () (7) (3) 2.46 2. Primimplikanten Vergleich jedes Element einer Grppe mit allen Elementen der nächsten Grppe Übernahme in die nächste Spalte, wenn nr in einer Position verschieden Gewählte Zeilen markieren (ok) () ok () ok (2) ok (4) ok (8) ok (3) ok (9) ok () ok (7) ok (3) ok - (,) - (,2) - (,4) - (,8) - (,3) - (,9) - (2,3) - (2,) - (8,9) - (8,) - (3,7) - (9,3) 2.47 (c) Peter Strm, Universität Trier 7
Vorlesng Rechnerstrktren Winter 22/3 bbrchkriterim Markierng mit der nächsten Spalte wiederholen Bis af eine Position gleich (-( = -) bbrch, wenn keine weitere Spalte entsteht - (,) ok - (,2) ok - (,4) * - (,8) ok -- (,,2,3) * -- (,,8,9) * -- (,2,8,) * - (,3) ok - (,9) ok - (2,3) ok - (2,) ok - (8,9) ok - (8,) ok - (3,7) * - (9,3) * 2.48 3. Minimale Überdeckng Sammeln der mit * markierten Primimplikanten: - (,4) - (3,7) - (9,3) -- (,,2,3) -- (,,8,9) -- (,2,8,) Nr einmal markierte Spalten schen essentielle Primimplikanten Zsätzliche Spalten streichen Schritt af nmarkierten Spalten wiederholen 2 3 4 7 8 9 - X X - X X - X X -- X X X X -- X X X X -- X X X X 2 3 4 7 8 9 - X X - X X - X X -- X X X X -- X X X X -- X X X X 2.49 (c) Peter Strm, Universität Trier 8
Vorlesng Rechnerstrktren Winter 22/3 Bündelminimierng nwendbar af n Eingänge nd m sgänge Ntzng gemeinsamer Teilsmmen in verschiedenen sgangsfnktionen E j Mltilevel-Logik EB nsatz Erweiterng der Zeileninformation ansonsten ine-mcclskey EC k - - (2,3,7,9)... m 2.5 Hazards Ungewollte Wechsel an einem sgang Unterschiedliche Verzögerngszeiten der Gatter Unterschiedliche Gatteranzahl zwischen Eingängen nd sgang Statischer Hazard Einmaliger Wechsel ynamischer Hazard Mehrfacher Wechsel Statischer -Hazard Statischer -Hazard ynamischer Hazards 2.5 (c) Peter Strm, Universität Trier 9
Vorlesng Rechnerstrktren Winter 22/3 Statischer Hazard Nr -Bit Bit-Wechsel Beispiel Z = B + B C B -B X Z Wechsel nach (BC) C Y Z Y X -B C B 2.52 Eliminierng statischer Hazards Grndlage Karnagh-iagramm Merkmal für -Hazard Wechsel des Primimplikanten bei -Bitwechsel der Eingabe Lösng: Redndante Implikanten Merkmal für -Hazard Karnagh-iagramm für konjnktive Normalform nalog -Hazard Eliminierng statischer Hazards ach in mehrstfigen Schaltngen möglich Z = B + B C C C B B 2.53 (c) Peter Strm, Universität Trier 2
Vorlesng Rechnerstrktren Winter 22/3 ynamischer Hazard Beispiel ( B + BC)( + B) B C Wechsel nach (BC) Grnd Unterschiedlich lange Wege von einem Eingang z einem sgang Eliminierng schwierig langsam sehr langsam 2.54 Bemerkngen Beschränkte Möglichkeiten Nr -Bit-Wechsel Mltilevel-Logik schwierig Schaltngen frei von statischen nd dynamischen Hazards 2-stfige Logik Fan-In/Fan-Ot-Problem E En Schaltnetz mit Hazards m Gängiger nsatz ferzwngene Taktng Periode länger als maximaler Hazard j En E 2.55 (c) Peter Strm, Universität Trier 2
Vorlesng Rechnerstrktren Winter 22/3 Schaltwerke Kombinatorische Schaltnetze sgang hängt nr von den Eingängen ab Unterschiedliche Lafzeiten (Hazard-Problematik) Schaltwerk sgang hängt von den Eingängen nd den vorherigen sgaben ab spekte Speichern möglich Synchron / synchron Schwingngen Metastabilität Selbsttaktng k Elementarbasteine Latch Flip-Flop E n Schaltnetz m 2.56 Elementarspeicher: R-S-Latch Krezverschaltete NOR-Gatter R: Reset S: Set sgang mit Komplement sgang zrücksetzen R=, S= R sgang setzen R=, S= Wert speichern R=, S= S 2.57 (c) Peter Strm, Universität Trier 22
Vorlesng Rechnerstrktren Winter 22/3 R-S-Latch: Zeitdiagramm R S - S R 2.58 R-S-Latch: Charakeristische Gleichng S(t) R(t) (t) (t+ ) Hold Reset Set (t) R X X S X Invalid X t ( + ) = St () + Rt () t () 2.6 (c) Peter Strm, Universität Trier 23
Vorlesng Rechnerstrktren Winter 22/3 Probleme Verbotene Eingangskombination R=S= Beide sgänge sind Verbotener Übergang R nd S gleichzeitig von nach Oszillation der sgänge Wie lang kann die Oszillation daern? Theoretisch? Praktisch? Race-Condition S R Speichern Instabil 2.6 Theoretische nd beobachtbare Zstände SR=,,, Theoretisches Zstandsdiagramm SR=,, Beobachtbares Zstandsdiagramm 2.62 (c) Peter Strm, Universität Trier 24
Vorlesng Rechnerstrktren Winter 22/3 Steerngsarten Wann wirken die Eingänge af die sgänge rei Varianten Ungesteert (R-S-Latch) Pegelgesteert Flankengesteert Positiv ( nach ) Negativ ( nach ) Zsätzliche Steerngsleitng Enable E E E 2.63 Flankensteerng Stabiler Eingang in einem Zeitfenster vor dem Flankenwechsel Setp-Zeit: T SU Hold-Zeit: T H Verhalten ansonst ndefiniert Typische Werte (TTL) T SU = 2ns T H = 5ns T SU T H E 2.64 (c) Peter Strm, Universität Trier 25
Vorlesng Rechnerstrktren Winter 22/3 Pegelgesteertes R-S-Latch Steereingang Enable R S Enable 2.65 R R S S Enable Enable R R X S S X Enable Enable 2.66 (c) Peter Strm, Universität Trier 26
Vorlesng Rechnerstrktren Winter 22/3 Latch vs. Flip-Flop Latch Ungesteert Pegelgesteert Änderng der sgänge bei Änderng der Eingänge Flip-Flop Flop Positiv flankengesteert Negativ flankengesteert Master/Slave Änderng der sgänge wird drch den Steerngseingang getriggert C 2.67 JK-Latch Erweiterng eines R-S-LatchR Ungültige Eingabe R=S= verhindern Was passiert bei J=K=? J S K R 2.68 (c) Peter Strm, Universität Trier 27
Vorlesng Rechnerstrktren Winter 22/3 Zeitdiagramm: K=, = J K - J(-) K J K 2.69 Zeitdiagramm: J=, = J K - J(-) K J K 2.7 (c) Peter Strm, Universität Trier 28
Vorlesng Rechnerstrktren Winter 22/3 Zeitdiagramm: J=K=, = J K - J(-) K J K 2.73 J-K-Latch: Charakeristische Gleichng J(t) K(t) (t) (t+ ) Hold Reset Set (t) K J Toggle t ( + ) = Jt () () t + Kt () t () 2.75 (c) Peter Strm, Universität Trier 29
Vorlesng Rechnerstrktren Winter 22/3 JK-Master/Slave-Flip-Flop aer-toggle verhindern J K S R-S-Latch R S R-S-Latch R 2.76 J K S R-S-Latch R S R-S-Latch R Zeitdiagramm: K=, = - J K 2.77 (c) Peter Strm, Universität Trier 3
Vorlesng Rechnerstrktren Winter 22/3 J K S R-S-Latch R S R-S-Latch R Zeitdiagramm: J=, = - J K 2.79 J K S R-S-Latch R S R-S-Latch R Zeitdiagramm: J=K=, = - J K 2.8 (c) Peter Strm, Universität Trier 3
Vorlesng Rechnerstrktren Winter 22/3 J K S R-S-Latch R S R-S-Latch R Zeitdiagramm: One Catching - J K 2.83 -Flip-Flop Reine Flankensteerng Keine ngültigen Eingaben Kein aer-toggeln Kein One-Catching Beispiel -Flip Flip-FlopFlop Negativ Flankengesteert 2.85 (c) Peter Strm, Universität Trier 32
Vorlesng Rechnerstrktren Winter 22/3 -Flip-Flop () 2.86 -Flip-Flop (2) 2.87 (c) Peter Strm, Universität Trier 33
Vorlesng Rechnerstrktren Winter 22/3 -Flip-Flop (3) ngleich 2.88 g Zeitdiagramm: g g2 g3 - g3 g2 g g 2.89 (c) Peter Strm, Universität Trier 34
Vorlesng Rechnerstrktren Winter 22/3 Programmierbare Logik Realisierng von Schaltnetzen nd Schaltwerken fba mit Hilfe von TTL- nd CMOS-ICs afwendig Große nzahl an Basteinen Hoher Platz- nd Stromverbrach Geringe Integrationsdichte IC mit N mit jeweils 2 Eingängen = 32 Pins Programmierbare Basteine Genügend Eingängen Genügend sgängen sreichende Programmierbarkeit Zweistfige Normalformen E En Möglichst viel Logik m 2.9 PL nd PL Programmierbare disjnktive Normalform n Eingängen m sgängen k Terme n,m nd k vom jeweiligen Bastein abhängig PL = Programmable Logic rray UN- nd OER-rray programmierbar E En N-rray Prodktterme PL = Programmable rray Logic Nr UN-rray programmierbar OR-rray Programmieren Höhere Programmierspannng rchbrennen einer Verbindng m 2.9 (c) Peter Strm, Universität Trier 35
Vorlesng Rechnerstrktren E E2 Winter 22/3 En Beispiel PL T Tk m 2.92 Beispiel: P6H8 PL 2.93 (c) Peter Strm, Universität Trier 36
Vorlesng Rechnerstrktren Winter 22/3 Beispiel: P4H8 PL 2.94 Beispiel: F PL 2.95 (c) Peter Strm, Universität Trier 37