Elektrotechnisches Grundlgen-Lor II Logische Grundschltungen Versuch Nr. 9 Erforderliche Geräte Anzhl Bezeichnung, Dten GL-Nr. 1 Voltmeter 335 1 Steckrett SB 1 1 Steckrett SB 2 mit 5V Netzteil 1 Steckrett SB 3 1 Schltrett SB 4 3 Dioden 2 Widerstände 2,2kΩ 1 Widerstnd 1kΩ 6 TTL-Busteine Sockelezeichnung Tp uf Steckrett SB 3: A, F SN 7400 B SN 7402 C SN 7408 D SN 7411 E SN 7432 Dtum: Nme: Versuch durchgeführt:
1 Theoretische Grundlgen Mit Hilfe von logischen Schltungen werden in digitlen nchrichtenverreitenden Sstemen verschiedener Herkunft zu neuen Nchrichten verknüpft: Dher nennt mn diese Schltungen uch Verknüpfungsschltungen. Der Nme logische Schltungen eruht druf, dss ei diesen Schltungen zwischen Ausgngssignlen und Eingngssignlen ein Zusmmenhng esteht, der durch logische Begriffe wie nicht, und, oder, gleich, ungleich und ähnliche Begriffe estimmt wird. 2 Logisch Null und logisch Eins Die Funktionen verschiedener Verknüpfungsglieder oder Gtter werden durch eine zweiwertige Logik eschrieen. Grundlgen für estimmte Folgerungen ilden hierei die Aussgen whr oder nicht whr zw. flsch. Bei der technischen Relisierung logischer Schltungen werden Signle verwendet, die nur zwei Zustände nnehmen können (z.b. Impuls vorhnden Impuls nicht vorhnden, Strom fließt Strom fließt nicht, Spnnung keine Spnnung). Signle, die dieser Bedingung entsprechen, werden inäre Signle gennnt. Den eiden verschiedenen Zuständen werden die Angen 0 zw. 1 zugeordnet. Sie werden logische Null und logische Eins gennnt, um sie im Sprchgeruch von den Dezimlziffern unterscheiden zu können. 2.1 Pegelngen L (LOW) und H (HIGH) Bei jedem Verknüpfungsglied gehört zu jedem estimmten Eingngszustnd ein estimmter Ausgngszustnd. Dieser jeweilige Zustnd knn zum Beispiel ein Spnnungspegel sein. D in der Digitltechnik nur mit zwei definierten Zuständen gereitet wird, knn mn diesen eiden Zuständen die Pegelngen L (für den kleineren Pegel) und H (für den größeren Pegel) zuordnen. Die Angen L und H sind in diesem Fll keine Logik-Bezeichnungen, sondern reine Pegelngen, mit deren Hilfe die elektrische Areitsweise einer Schltung eschrieen werden knn. Dmit diese eiden Pegel von einer Schltung eindeutig interpretiert werden können, dürfen ußer H und L keine weiteren Pegel uftreten. 2.1.1 Mögliche Zuordnungen: Positive Logik, negtive Logik Will mn die logische Areitsweise einer Schltung eschreien, so müssen die Pegelngen den logischen Zuständen zugeordneten werden. Es git zwei Zuordnungsrten: 2
) Positive Logik 0 L logisch 0 entspricht niedrigem Pegel L 1 H logisch 1 entspricht hohem Pegel H ) Negtive Logik 0 H logisch 0 entspricht hohem Pegel H 1 L logisch 1 entspricht niedrigem Pegel L Je nchdem, welche Zuordnung verwendet wird, ändert sich ds logische Verhlten einer Schltung. In diesem Lorversuch wird ls Zuordnung die positive Logik verwendet, wenn nichts nderes ngegeen ist. 3 Verknüpfungsrten 3.1 Grundverknüpfungen Es git drei Grundverknüpfungen, uf die sämtliche Schltungsnordnungen zurückgeführt werden können. Die Verknüpfung zwischen Ein- und Ausgngsvrilen knn durch eine Funktionstelle drgestellt werden. 3.1.1 Negtion (NICHT-Verknüpfung) x 0 1 1 0 Am Ausgng einer NICHT-Verknüpfung (Inverter) liegt immer der entgegengesetzte Zustnd des Eingngszustnds. Schltzeichen: Formel: x 1 = x (in Worten: gleich x nicht) 3
3.1.2 Konjunktion (UND-Verknüpfung) 0 0 0 0 1 0 1 0 0 1 1 1 Die Konjunktion sgt us, dss nur dnn 1 ist, wenn und gleich 1 sind. In llen weiteren möglichen Komintionen von und ist = 0. Schltzeichen: Formel: = 3.1.3 Disjunktion (ODER-Verknüpfung) 0 0 0 0 1 1 1 0 1 1 1 1 Die Disjunktion sgt us, dss nur dnn 0 ist, wenn und gleich 0 sind. In llen weiteren möglichen Komintionen von und ist = 1. Schltzeichen: Formel: = > 1 = 4
3.2 Weitere Verknüpfungen Neen den in Kpitel 3.1 definierten Grundverknüpfungen lssen sich noch weitere Verknüpfungen definieren. Diese Verknüpfungen ringen er grundsätzlich keine Erweiterung, d mit den Grundverknüpfungen ereits jede Funktion eschrieen werden knn. Ein wichtiger Grund für die Verwendung weitere Verknüpfungsrten liegt drin, dss ei der technischen Relisierung von komplizierten logischen Funktionen estimmte Verknüpfungen esonders rtionell eingesetzt werden können. Es ist möglich, gnze Schltungen nur mit NAND- oder nur mit NOR-Gttern zu relisieren. 3.2.1 NAND (NOT-AND) 0 0 1 0 1 1 1 0 1 1 1 0 Am Ausgng eines NAND-Gtters liegt immer dnn der Zustnd 1, wenn nicht n llen Eingängen der Zustnd 1 liegt. Schltzeichen: Formel: = 5
3.2.2 NOR (NOT-OR) 0 0 1 0 1 0 1 0 0 1 1 0 Am Ausgng eines NOR-Gtters liegt nur dnn der Zustnd 1, wenn n keinem der Eingänge der Zustnd 1 liegt. Schltzeichen: Formel: >=1 = 3.2.3 Antivlenz (exklusives ODER (EXOR)) 0 0 0 0 1 1 1 0 1 1 1 0 Die Ausgngsvrile ist nur dnn gleich 1, wenn die Eingngsvrilen und gegensätzliche logische Werte hen. Schltzeichen: Formel: =1 = 6
3.2.4 Äquivlenz 0 0 1 0 1 0 1 0 0 1 1 1 Die Ausgngsvrile ist nur dnn gleich 1, wenn die Eingngsvrilen und den gleichen logischen Wert hen. Schltzeichen: Formel: = = 3.3 Gtter, die uch für n Eingänge definiert sind ) UND: = x1 x 2... x n, ) ODER: = x1 x 2... x n, c) NAND: = x1 x 2... x n, d) NOR: = x1 x 2... x n. 4 Technische Relisierung Logische Schltungen sind uf unterschiedliche Art und Weise relisierr: in elektronischer, in mgnetischer, in pneumtischer oder strömungsmechnischer Technik. Die größte Bedeutung hen dei die Verknüpfungsschltungen in Hlleitertechnik. 7
4.1 Elektronische Relisierung einer UND-Verknüpfung Eine UND-Verknüpfung lässt sich zum Beispiel durch eine Diodenschltung relisieren. + u u u Bild 1 UND-Verknüpfung Die Ausgngsspnnung U ist hängig von den eiden Eingngsspnnungen U und U. Wird der positiven Spnnung logisch Eins und der Spnnung 0V (Mssepotenzil) logisch Null zugeordnet, so wird gleich logisch Eins, wenn die eiden Eingänge und n positiver Spnnung liegen. Bei llen ürigen Eingngskomintionen von und ist gleich logisch Null. 8
4.2 Wichtige Verknüpfungsprinzipien der Hlleitertechnik 4.2.1 DTL-Technik (Dioden-Trnsistor-Logik) + + c Bild 2 DTL-NAND-Gtter Beim Aufu der logischen Schltungen werden ei DTL-Technik [1] üerwiegend Dioden und Trnsistoren verwendet. Die geildete Schltung stellt ds Prinzip eines DTL-NAND-Gtters dr. 4.2.2 TTL-Technik (Trnsistor-Trnsistor-Logik) + + c Bild 3 TTL-NAND-Gtter 9
In der TTL-Technik [1] werden die logischen Gtter ls Hlleiterschltungen unter huptsächlicher Verwendung von Trnsistoren ufgeut. Ein esonderes Kennzeichen der meist verwendeten Schltungen ist ein Trnsistorsstem mit mehreren E- mittern, der sogennnte Multi-Emitter-Trnsistor. Ein Multi-Emitter-Trnsistor reitet wie eine Prllelschltung mehrerer Trnsistoren. Die geildete Schltung stellt ds Prinzip eines TTL-NAND-Gtters dr. Neen diesen eiden Prinzipien git es noch einige technische Weiterentwicklungen, die in erster Linie dfür sorgen, dss die Schltgeschwindigkeit der einzelnen Gtter erhöht, z.b. ECL-Technik, oder der Energieverruch minimiert wird, z.b. CMOS- Technik. Im Rhmen dieser Lornleitung soll uf diese technischen Einzelheiten nicht näher eingegngen werden. 4.3 Integrierte Schltkreise Unter einer integrierten Schltung (IC = Integrted Circuit) versteht mn die Relisierung einer vollständigen funktionsfähigen elektronischen Schltung uf einem einzigen Hlleiterplättchen. Als Hlleitermteril (Sustrt) findet vorwiegend Silizium Verwendung, dessen Herstellungstechnologie gut eherrschr ist. Im Gegenstz zu Schltungen, die us einer Vielzhl diskreter Einzeluelemente durch geeignetes Zusmmenlöten der Anschlussdrähte entstehen, werden ei der Fertigung integrierter Schltungen uf ein und demselen Hlleiterplättchen (Chip) verschiedenrtige Buelemente wie Trnsistoren, Dioden und Widerstände in gewünschter Reihenfolge hergestellt und durch entsprechende Metllisierungsverfhren miteinnder verunden. Die Idee der Integrtion nloger oder digitler Schltungen ietet den Vorteil von reduziertem Rumedrf, Gewicht und Herstellungsufwnd, führt zu einer Veresserung der phsiklischen und elektrischen Eigenschften und erhöht die Zuverlässigkeit der Schltungsfunktion. Im Bereich der digitlen integrierten Schltkreise hen sich die TTL-Technik, die CMOS-Technik und die ECL-Technik zu Weltstndrds entwickelt. Je nch der Anzhl der pro Hlleiterchip integrierten Buelemente unterscheidet mn in niedrigund mittelintegrierte Schltkreise (SSI = Smll Scle Integrtion, MSI = Medium Scle Integrtion) mit 10 is zu einigen 100 Buelementen, und in hoch- und höchstintegrierte Schltkreise (LSI = Lrge Scle Integrtion, VLSI = Ver Lrge Scle Integrtion) mit Tusenden is zu Hunderttusenden einzelner Buelemente. Der zunehmenden Steigerung der Integrtionsdichte sind jedoch phsiklische und technologische Grenzen gesetzt, die sich vorwiegend in einer sinkenden Auseute ei der Herstellung hochintegrierter Schltkreise äußern. Der Zweig der Elektronik, der sich mit der Herstellung solch hochintegrierter elektronischer Schltungen und Ssteme unter Verwendung von Buelementen mit extrem niedrigen Amessungen eschäftigt, wird llgemein ls Mikroelektronik ezeichnet. 10
5 Weiterführende Litertur zur digitlen Schltungstechnik [1] Tietze, Ulrich; Schenk, Christoph: Hlleiter-Schltungstechnik Springer-Verlg Berlin, Heidelerg, New York Fchereichsiliothek: ELT 530/189 [2] Giloi, Wolfgng: Logischer Entwurf digitler Ssteme Springer-Verlg Heidelerg, Berlin, New York Fchereichsiliothek: ELT 862/004 [3] Hck, Otto: Einführung in die Digitltechnik Teuner-Verlg Stuttgrt Fchereichsiliothek: ELT 862/022 [4] Beuth, Klus: Grundschltungen Vogel-Verlg Würzurg Fchereichsiliothek: ELT 510/064 [5] Texs Instruments: TTL-Kochuch Texs Instruments Deutschlnd, Freising Fchereichsiliothek: ELT 503/004 6 Frgen und Aufgen zur digitlen Schltungstechnik Nchstehende Frgen und Aufgen dienen Ihrer Selstkontrolle. Flls Sie ohne Zuhilfenhme der ersten Aschnitte dieser Lornleitung die Lösung nicht finden können, sollten Sie die etreffenden Kpitel nochmls durchreiten. 1. Nennen Sie die wichtigsten logischen Verknüpfungen! 2. Erklären Sie die Bedeutung der Pegelngen LOW und HIGH! 3. Erklären Sie die Begriffe positive Logik und negtive Logik! 4. Ws lässt sich mit Hilfe einer Funktionstelle drstellen? 5. Geen Sie die Funktionstellen der wichtigsten logischen Verknüpfungen n! 6. Nennen Sie zwei wichtige Verknüpfungsprinzipien der Hlleitertechnik! 11
7. Wie knn mn durch Zusmmenschltung von ODER-Gttern mit zwei Eingängen ein ODER-Gtter mit vier Eingängen relisieren? 8. Um welche Verknüpfungen hndelt es sich ei den eiden ngegeenen Schltungen ) und )? ) ) + x Bild 4 9. Vervollständigen Sie die Funktionstelle für die ngegeenen Gtter: c 1 2 c >1 = 3 >1 = 4 c c c 1 2 3 4 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 12
10. Welche Vorteile ietet die Anwendung der Mikroelektronik ei der Herstellung integrierter Schltkreise? 7 Fehlererkennung in digitlen integrierten Schltungen Bei der Fertigung hochintegrierter Schltkreise können durch Schwächen im Fertigungsprozess herstellungsedingte Trnsistor-Fehlfunktionen zw. Logik- und Verdrhtungsfehler uf dem Hlleitersustrt entstehen, deren Erkennung durch eine dem Herstellungsprozess nchfolgende Busteinprüfung sichergestellt werden muss. Im Rhmen dieses ls Fehlerdignose ezeichneten Vorgngs unterscheidet mn zwischen der Fehlererkennung, d.h. der Feststellung einer oder mehrerer Fehlfunktionen des zu prüfenden Schltkreises, und der Fehlerloklisierung, die ufzeigt, n welchen Stellen in der geprüften Schltung die festgestellten Fehlfunktionen uftreten. Im Folgenden wird nur speziell uf die Prolemtik der Fehlererkennung näher eingegngen. Die Durchführung einer Fehlerloklisierung ist nur dnn sinnvoll, wenn der Hersteller des integrierten Schltkreises üer Möglichkeiten zur Reprtur der Fehlfunktionen oder zur Veresserung des Fertigungsprozesses verfügt. 7.1 Fehler in Schltnetzen Die folgenden Betrchtungen eziehen sich uf rein komintorische Schltnetze, d.h. uf digitle Schltungen, die nur logische Gtter einhlten. Die in solchen Schltnetzen uftretenden möglichen Fehler lssen sich in sttische und in dnmische Fehler ufteilen. Sttische Fehler sind solche, die inhärent mit dem Schltnetz verunden sind und dmit ständig uftreten. Während die sttischen Fehler dmit reproduzierre Auswirkungen uf ds Schltnetzverhlten zeigen, sind dnmische Fehler nicht uf erkennre Weise reproduzierr. Dnmische Fehler können eispielsweise durch intermittierende Kontkte (Wckelkontkte) oder durch vorüergehende externe Störeinflüsse, z.b. kpzitiver oder induktiver Art, verurscht werden. Beschränkt mn sich nur uf sttische Fehler, so sind die eiden Fehlertpen stuckt-0 und stuck-t-1 von prktischem Interesse, d sie die m meisten rel uftretenden Ausfllmöglichkeiten von komintorischen Schltnetzen erfssen. Besitzt ein Netzwerkknoten, ds knn sowohl ein Ausgng ls uch ein Eingng eines logischen Gtters im etrchteten Schltnetz sein, einen stuck-t-0- zw. stuckt-1-fehler, so ist der Binärwert dieses Netzwerkknotens, unhängig von der Binärelegung nderer Schltnetzknoten ständig uf logisch 0 zw. 1, siehe Bilder (5), (6). 13
stuck-t-0 fehlerehftetes Gtter Erstzschltild Bild 5 Stuck-t-0-Fehler m Ausgng eines logischen Gtters 1 1 stuck-t-1 fehlerehftetes Gtter Erstzschltild Bild 6 Stuck-t-1-Fehler m Eingng eines logischen Gtters In Anlehnung n die englische Nomenkltur stuck-t-0 zw. stuck-t-1 werden diese eiden Fehlertpen uch ls Hftfehler ezeichnet. Geht mn dvon us, dss im zu prüfenden Schltnetz nur Fehler des Tps stuck-t uftreten, so spricht mn vom sog. stuck-t-fehlermodell. Flls im gesmten Schltnetz nur ein einziger solcher stuck-t-fehler uftritt, setzt mn ds single-stuck-t- Fehlermodell vorus. Die Annhme eines einzigen Fehlers in einer integrierten Schltung ist insesondere ei der mit VLSI ezeichneten Höchstintegrtionstechnik sehr umstritten, wird er dmit egründet, dss die Wirkungen mehrerer Einzelfehler höchstwhrscheinlich nicht lle gleichzeitig uf den gleichen Signlfortsetzungspfd im Schltnetz ngreifen und dmit n verschiedenen Schltungsusgängen eochtr sind. Die Einschränkung uf nur einen einzigen Fehler im zu prüfenden Schltnetz vereinfcht erhelich die Fehlererkennung und führt schnell zu einer erfolgreichen Testdtengenerierung. 7.2 Prüfvorgng ei integrierten Schltkreisen Bei integrierten Schltkreisen esteht i.. keine direkte Zugriffsmöglichkeit uf schltungsinterne Signlpegel, z.b. zur Beochtung der Schltfunktion estimmter logischer Gtter. Aus diesem Grund knn die Anlse der Funktion eines zu prüfenden 14
Schltnetzes nur üer die extern zugänglichen Signleingänge und usgänge durchgeführt werden. Der Prüfvorgng zur Fehlererkennung in digitlen integrierten Schltkreisen erfolgt deshl durch die Belegung der Eingänge des zu untersuchenden Schltnetzes mit geeignet zu wählenden Eingngssignlkomintionen den Testvektoren und durch den Vergleich der zu den jeweiligen Testvektoren zugehörigen Schltnetzusgngssignlen uf Üereinstimmung mit den im fehlerfreien Fll zu erwrtenden Soll- Signlen. D es in der Regel us zeitlichen Gründen unmöglich ist, lle Eingngssignlkomintionen uszutesten, insesondere, wenn Schltnetze mit vielen Eingängen vorliegen, ist es Ziel der Testvektorerstellung, mit einer möglichst kleinen Testvektormenge einen möglichst hohen Fehlerdeckungsgrd innerhl eines zur Verfügung stehenden Testzeitrums sicherzustellen. Unter Fehlerdeckungsgrd sei hierei ds Verhältnis der mit einer Testvektormenge erknnten Fehler zu der Anzhl ller im Rhmen des etrchteten Fehlermodells möglichen Fehler verstnden. 7.3 Testvektorerstellung Ds zentrle Prolem ei der Fehlererkennung in digitlen Schltnetzen ist die Testvektorerstellung, d.h. die Auswhl der zur Fehlererkennung notwendigen Eingngssignlvektoren. Für ds single-stuck-t-fehlermodell existieren unterschiedliche Strtegien zur Testvektorerstellung. Neen lgorithmischen Verfhren, wie z.b. der Methode der Booleschen Differenz oder des D-Algorithmus, existieren uch heuristische Testvektorerstellungsverfhren, wie z.b. die Methode der Pfdsensiilisierung, uf die im Folgenden näher eingegngen wird. Ein Beispiel soll die Methode der Pfdsensiilisierung verdeutlichen. Ds nchstehende Bild zeigt ein Schltnetz, ds nur us zwei AND-Gttern esteht. Der Vektor r r x = (x1, x 2, x 3) repräsentiert den Eingngsvektor des Schltnetzes, und = (1) ildet den Ausgngsvektor. x 4 /0 x 1 x 2 x 3 x 4 K 1 Bild 7 Die Größe x 4 repräsentiert die Binärelegung des schltungsinternen Knotens K. 15
Unter Zugrundelegung des single-stuck-t-fehlermodells wird m Knoten K ein stuck-t-fehler des Tps stuck-t-0, im Bild durch x 4 /0 gekennzeichnet, ngenommen. Es soll nun ein Testvektor x r 4 / 0 = (x1, x 2, x 3) 4 / 0 generiert werden, der diesen Hftfehler detektiert. Die Vektorgenerierung erfolgt in zwei Schritten. Mit einer geeignet zu wählenden Belegung (x 1, x 2 ) wird zunächst die Knotenelegung x 4 uf den zum Hftfehlerpegel 0 invertierten Binärwert 1 gezwungen. Diese Fähigkeit, einen schltungsinternen Knoten K durch schltungsexterne Signle uf einen vorgegeenen Binärwert zwingen zu können, wird ls Steuerrkeit des Knotens K ezeichnet. Liegt m Knoten K kein Fehler des Tps x 4 /0 vor, so wird sich der Binärwert x 4 = 1 einstellen. Im Flles eines Fehler x 4 /0 jedoch wird der Knoten K den Binärwert x 4 = 0 eiehlten. Ds Vorhndensein eines Hftfehlers x 4 /0 knn dmit durch Anlse der Knotenelegung x 4 üerprüft werden. D ei integrierten Schltkreisen jedoch i.. kein Zugriff uf schltnetzinterne Knoten möglich ist, muss die Anlse der Knotenelegung x 4 üer den extern zugänglichen Schltnetzusgng 1 durchgeführt werden. Dies erfolgt in einem zweiten Schritt durch geeignete Whl der Belegung des Eingngssignls x 3 derrt, dss der Ausgng 1 nur noch von der Belegung x 4 des Knotens K hängt. Die Fähigkeit, durch geeignete Whl der Binärelegungen estimmter Eingngssignle der logischen Schltung die inäre Belegung eines schltungsinternen Knotens K n schltungsexternen Ausgängen eochten zu können, wird ls Beochtrkeit des Knotens K ezeichnet. Mit x 3 = 1 gilt 1 = x 4, wodurch es möglich ist, die inäre Belegung des Knotens x 4 m Schltnetzusgng 1 direkt zu eochten. Mn spricht ei diesem zweiten Schritt uch von der Sensiilisierung des Ausgngspfds x 4 1. r Im fehlerfreien Fll gehört zum Testvektor x 4 / 0 = (1 1 1) der Ausgngsvektor r 4 / 0 = (1). Im Fll des Hftfehlers x 4 /0 ergit sich ei gleichem Testvektor der Ausgngsvektor 4 / 0 r = (0). Die Erkennung des Fehlers x 4 /0 eruht dmit uf der Anlegung eines geeignet zu wählenden Testvektors x r 4 / 0 und dem Vergleich des sich einstellenden Ausgngsvektors r 4 / 0 mit dem im fehlerfreien Fll zu erwrtenden Soll- Ausgngsvektor r 4 / 0. Die Testrkeit eines Netzwerkknotens gemäß der Methode der Pfdsensiilisierung siert uf der Steuerrkeit und der Beochtrkeit dieses Knotens. Die Testrkeit eines gesmten Schltnetzes siert uf der Testrkeit ller Netzwerkknoten im Schltnetz. Die Umkehrung des Verfhrens der Testvektorerstellung mit der Methode der Pfdsensiilisierung unter Anwendung ller in der o.g. Schltung möglichen 8 Testelegungen (x 1, x 2, x 3 ) zeigt, dss estimmte Testelegungen mehrere Einzelhftfehler uf der Bsis des single-stuck-t-fehlermodells erkennen können, siehe nchstehende Fehlererkennungstelle. 16
Fehlererkennungstelle Testvektor Erknnte Einzelhftfehler x 1 x 2 x 3 x 1 /0 x 1 /1 x 2 /0 x 2 /0 x 3 /0 x 3 /1 x 4 /0 x 4 /1 1 /0 1 /1 0 0 0 x 0 0 1 x x 0 1 0 x 0 1 1 x x x 1 0 0 x 1 0 1 x x x 1 1 0 x x 1 1 1 x x x x x Für eine vollständige Fehlererkennung im etrchteten Schltnetz genügt es deshl, us der Menge ller möglichen Testvektoren eine Teilmenge von Testvektoren zu estimmen, die lle im Schltnetz möglichen Hftfehler erkennen. Eine solche Teilmenge heißt vollständig ezüglich einer Menge vorgegeener Fehler, wenn jeder erkennre Fehler diese Fehlermenge durch mindestens einen Testvektor zu erkennen ist. Im Sinne einer effektiven Fehlererkennung ist die vollständige Teilmenge von Testvektoren mit der geringsten Testvektornzhl zu estimmen. Eine solche Testmenge wird Mindesttestmenge gennnt. Die nchfolgende Telle zeigt die Mindesttestmenge M T = {(011), (101), (110), (111)} zum o.. Schltnetz. Testvektor Fehlererkennungstelle zur Mindesttestmenge M T Fehlerfreier Ausgngsvektor 17 Erknnte Einzelhftfehler x 1 x 2 x 3 1 x 1 /0 x 1 /1 x 2 /0 x 2 /1 x 3 /0 x 3 /1 x 4 /0 x 4 /1 1 /0 1 /1 0 1 1 0 x x x 1 0 1 0 x x x 1 1 0 0 x x 1 1 1 1 x x x x x
Diese Mindestmenge erhält mn us der vorstehenden Fehlererkennungstelle durch ds zeilenweise Streichen von solchen Testvektoren, deren zugehörige detektierre Einzelhftfehler eine Teilmenge der Einzelhftfehlermenge nderer Testvektoren ilden. Im vorliegenden Beispiel sind die vom Testvektor (x 1, x 2, x 3 ) = (001) erkennren Einzelhftfehler x 4 /1 und 1 /1 in der Menge der erkennren Einzelhftfehler x 1 /1, x 4 /1, 1 /1 des Testvektors (x 1, x 2, x 3 ) = (011) enthlten. Der Testvektor (001) knn deshl us der Testvektormenge gestrichen werden. Durch wiederholte Anwendung dieser Minimierungsprozedur gelngt mn zur Mindesttestmenge, die sich ddurch uszeichnet, dss die Einzelhftfehlermengen der in ihr enthltenen Testvektoren verschieden zueinnder sind. Je nch Schltnetzstruktur können mehrere Mindesttestmengen mit jeweils gleicher Testvektornzhl existieren. Diese Mindesttestmengen sind zgl. der Fehlererkennung im etrchteten Schltnetz gleichwertig, d.h. der Anwender knn dnn zum Prüfvorgng eine dieser ezüglich der vollständigen Fehlererkennung gleichwertigen Mindesttestmengen uswählen. Der Vorteil der Methode der Pfdsensiilisierung liegt in der Einfchheit der Testvektorestimmung. Die Bestimmung der Mindesttestmenge mit der kleinstmöglichen Anzhl von Testvektoren ist jedoch nur dnn gewährleistet, wenn lle möglichen Eingngssignlelegungen des Schltnetzes uf ihre Fehlererkennung hin untersucht werden. Dieses Verfhren ist lso ungeeignet für Schltnetze mit hohen Gtterkomplexitäten und vielen Signleingängen. Die Minimierung umfngreicher Fehlererkennungstellen erfordert drüer hinus den Einstz leistungsfähiger Rechnerprogrmme. 8 Litertur zur Fehlererkennung in digitlen Schltnetzen [1] Görke, Winfried: Fehlerdignose digitler Schltungen Teuner-Verlg Stuttgrt Fchereichsiliothek: ELT 585/004 [2] Tietze, Ulrich; Schenk, Christoph: Hlleiter-Schltungstechnik Springer-Verlg Berlin, Heidelerg, New York Fchereichsiliothek: ELT 530/189 9 Frgen und Aufgen zur Fehlererkennung in digitlen Schltnetzen 1. Ws versteht mn unter Fehlerdignose ei digitlen Schltnetzen? 2. Wozu enötigt mn die Fehlerloklisierung? 18
3. Ws sind sttische und ws sind dnmische Fehler in Schltnetzen? 4. Weshl spielen die stuck-t-fehler eine so große Rolle ei der Fehlererkennung? 5. Wie erfolgt n einem Schltnetz der Prüfvorgng ei der Fehlererkennung? 6. Erstellen Sie für ds nchfolgend drgestellte Schltnetz die single-stuck-t- Fehlererkennungstelle! x 1 x 2 x 4 1 x 3 1 x 5 >= >= 1 2 Bild 8 7. Wrum ist eine Minimierung der Anzhl der Testvektoren wünschenswert? 8. Führen Sie die Minimierung der Testvektormenge nch Aufge (6) zur Mindesttestmenge durch! 10 Hinweise für den Schltungsufu Die zu verwendenden integrierten TTL-Gtterschltungen hen jeweils 14 Anschlüsse. Die Versorgungsspnnung für die TTL-Busteine eträgt 5V, woei der Pluspol immer mit Anschluss 14 und der Minuspol mit Anschluss 7 verunden wird. Achten Sie sorgfältig druf, dss Plus- und Minuspol nicht miteinnder verwechselt werden, d dies zur Zerstörung der Busteine führen knn. Die Eingngssignle für die einzelnen Schltungen werden den eingeuten Schltern entnommen. Dei gilt ei positiver Logik: Lmpe us = logisch 0 (0V) Lmpe n = logisch 1 (+5V) Zeigen Sie den logischen Zustnd der einzelnen Ausgänge mit Hilfe der vorhndenen Lmpen n! 11 Versuchsdurchführung zur digitlen Schltungstechnik 11.1 Buen Sie ls Beispiel für die Relisierung in DTL-Technik uf dem vorhndenen Steckrett SB1 folgende Schltung uf: 19
+ 5 V U 1 kω U 2,2 kω U c 2,2 kω V U Bild 8 Nehmen Sie mit Hilfe des Voltmeters die Spnnungspegeltelle dieser Schltung uf, indem Sie n die drei Eingänge U, U und U c durch entsprechende Schlterkomintion uf Steckrett SB2 lle möglichen Spnnungspegel nlegen! Bestimmen Sie us der Spnnungspegeltelle die Funktionstelle der digitlen Schltung für positive und negtive Logik! Um welche Verknüpfungen hndelt es sich jeweils ei positiver und negtiver logischer Zuordnung? Funktionstelle für: Spnnungspegeltelle positive Logik negtive Logik U / V U / V U c/ V U / V c c 0 0 0 0 0 5 0 5 0 0 5 5 5 0 0 5 0 5 5 5 0 5 5 5 20
11.2 Untersuchen Sie die uf Steckrett SB3 montierten TTL-Busteine mit den Sockelezeichnungen A, B, C, D, E und geen Sie n, um welche logischen Verknüpfungen es sich jeweils hndelt! 11.2.1 Sockel A 4 Gtter mit je 2 Eingängen Funktionstelle mit folgender Anschlussverteilung eines Gtters Gtter 1 1 2 3 0 0 2 4 5 6 0 1 3 9 10 8 1 0 4 13 12 11 1 1 11.2.2 Sockel B 4 Gtter mit je 2 Eingängen Funktionstelle mit folgender Anschlussverteilung eines Gtters Gtter 1 2 3 1 0 0 2 5 6 4 0 1 3 8 9 10 1 0 4 11 12 13 1 1 21
11.2.3 Sockel C 4 Gtter mit je 2 Eingängen Funktionstelle mit folgender Anschlussverteilung eines Gtters Gtter 1 1 2 3 0 0 2 4 5 6 0 1 3 10 9 8 1 0 4 13 12 11 1 1 11.2.4 Sockel D 3 Gtter mit je 3 Eingängen Funktionstelle mit folgender Anschlussverteilung eines Gtters Gtter c c 1 1 2 13 12 0 0 0 2 3 4 5 6 0 0 1 3 9 10 11 8 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 22
11.2.5 Sockel E 4 Gtter mit je 2 Eingängen Funktionstelle mit folgender Anschlussverteilung eines Gtters Gtter 1 1 2 3 0 0 2 4 5 6 0 1 3 10 9 8 1 0 4 13 12 11 1 1 11.3 Buen Sie uf Steckrett SB3 ein ODER-Gtter mit 4 Eingängen entsprechend Aufge 6.7 us ODER-Gttern mit 2 Eingängen uf! Benutzen Sie hierzu die ODER- Gtter des entsprechenden TTL-Busteins us Aufge 11.2. 11.4 Buen Sie uf Steckrett SB3 folgende Schltung unter usschließlicher Verwendung von NAND-Gttern uf! (Hinweis: Der zweite hierzu enötigte TTL-Bustein, identisch mit TTL-Bustein uf Sockel A, ist uf Sockel F vorhnden.) Um welche Verknüpfung hndelt es sich ei der relisierten Schltung? Funktionstelle 0 0 0 1 1 0 1 1 23
12 Versuchsdurchführung zur Fehlererkennung in digitlen Schltnetzen 12.1 Entwickeln Sie uf der Bsis des single-stuck-t-fehlermodells für ds folgende Schltnetz die Fehlererkennungstelle! x 1 x 2 x 4 1 x 3 1 x 5 >= >= 1 2 Bild 9 Testvektor Fehlerfreier Ausgngsvektor Fehlererkennungstelle Erknnter Einzelhftfehler x 1 x 2 x 3 1 2 x 1 /0 x 1 /1 x 2 /0 x 2 /1 x 3 /0 x 3 /1 x 4 /0 x 4 /1 x 5 /0 x 5 /1 1 /0 1 /1 2 /0 2 /1 24
12.2 Bestimmen Sie für ds Schltnetz nch Aufge 12.1 eine Mindesttestmenge, indem Sie die Fehlererkennungstelle von Aufge 12.1 entsprechend minimieren! Testvektor Fehlererkennungstelle zur Mindesttestmenge M T Fehlerfreier Ausgngsvektor Erknnter Einzelhftfehler x 1 x 2 x 3 1 2 x 1 /0 x 1 /1 x 2 /0 x 2 /1 x 3 /0 x 3 /1 x 4 /0 x 4 /1 x 5 /0 x 5 /1 1 /0 1 /1 2 /0 2 /1 12.3 Ds dem Versuch eiliegende Schltrett SB4 ildet ein Modell zur Drstellung eines fehlerehfteten Schltnetzes mit der Struktur nch dem Schltild in Aufge 12.1. Jeder Netzknoten der Schltung knn mit einem Schieeschlter in einen der drei Betrieszustände + fehlerfrei, stuck-t-0-fehlerehftet, stuck-t-1-fehlerehftet versetzt werden. Wird nur einer der sieen verfügren Netzknoten in einen fehlerehfteten Zustnd versetzt, so ildet diese Anordnung eine uf der Grundlge des single-stuck-t-fehlermodells fehlerhfte Schltung nch. Üerprüfen Sie die Richtigkeit der in Aufge (12.2) estimmten Mindesttestmenge, indem Sie n der uf Schltrett SB4 relisierten Schltung mit entsprechenden Schieeschltern ncheinnder lle möglichen Hftfehler einstellen und jeweils die Rektion der Schltung uf die zugehörigen Testvektoren der erstellten Mindestmenge eochten! 25
12.4 Wrum erkennt die in Aufge 12.3 uf der Bsis des single-stuck-t-fehlermodells erstellte Mindesttestmenge uch zwei gleichzeitig uftretende Hftfehler x 4 /0 und x 5 /0? 26