Zuverlässigkeit und Fehlertoleranz BIST

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1 Zuverlässigkeit und Fehlertoleranz BIST 1

2 Grundprinzip BIST Vorteile: Verkürzung der Testzeit (Tester muss weniger Daten Senden/Empfangen) Besserer Zugriff auf interne Komponenten im DUT Nachteil: Zusätzliche Hardware DUT muss BIST-tauglich sein (Möglichkeit der Maskierung von X-Bits) Aufbau für Produktionstest Aufbau für Feldtest Steuersignale DUT Testmuster Testantwort BIST Modul Chip Externer Tester Kompaktierte Testantwort / Pass/Fail Information Testmuster DUT BIST Modul inklusive Testablaufsteuerung Chip Testantwort 2

3 BIST-Architekturen Parallele BIST-Architektur Sequentielle BIST-Architektur Quelle: J. Rajski, J. Tyszer: Arithmetic Built-In Self-Test for Embedded Systems

4 Testmustererzeugung für BIST Testmustererzeugung auf dem Chip für: erschöpfenden Test pseudo-erschöpfender Test Test mit Pseudo-zufallsbasierten Testmustern Testmustererzeugung (z.b. durch ein rückgekoppeltes Schieberegister) Testmuster LFSR Generierung zufälliger Testmuster mittels rückgekoppeltem Schieberegister (LFSR) DUT Komb. Logik Komb. Logik Zur Erhöhung der Testüberdeckung Ergänzung um deterministisch erzeugte Testmuster (Testmuster wurden mit einem ATPG Tool erzeugt und durch das LFSR erzeugt Testmuster werden stellenweise manipuliert, um einige der deterministisch erzeugten Testmuster zu erhalten. 4

5 Aufbau rückgekoppelter Schieberegister (LFSR) h 0 h 1 h2 h 3 h 4 D Q D Q D Q D Q D Q zur External XOR n stage LFSR h 0 h 1 h 2 h 3 h 4 D Q D Q D Q D Q D Q zur Internal XOR n stage LFSR 5

6 Beispiele D Q D Q D Q D Q D Q D Q D Q D Q

7 Seeding Ziel: Minimale Testzeit bei hoher Fehlerüberdeckung Lösung: pseudozufällige Testmuster für die meisten einfach zu testenden Fehler deterministische Testmuster für die schwierig zu testenden Fehler durch Seeding des LFSR (Initialisierung des LFSR) Decoder Seeds Select LFSR Scan-Kette

8 Analyse der Testanworten Ausgabe der vollständigen Testantwort an den Tester ist zu aufwändig. Deshalb: Kompaktierung der Ausgaben auf dem Chip zu einer Signatur Kompaktierung ist verlustbehaftet. Maskierung von Mehrfachfehlern möglich. Ausgabe der Signatur oder Vergleich der Signatur auf dem Chip mit einer "goldenen" Signatur. Kompaktierung in Platz: XOR-Bäume Zeit: SISR, MISR 8

9 XOR-Bäume XOR XOR XOR XOR XOR XOR Testantworten 9

10 Single Input Signature Register (SISR) von h 0 h 1 h 2 h 3 h 4 D Q D Q D Q D Q D Q 10

11 Multiple Input Signature Register (MISR) h 0 h 1 h 2 h 3 h 4 D Q D Q D Q D Q D Q M 0 M 1 M 2 M 3 M 4 M 5 M i Input von i 11

12 Aufbau BIST-Modul Testmustererzeugung (z.b. durch ein rückgekoppeltes Schieberegister) Testmuster LFSR BIST Controller DUT Komb. Logik Komb. Logik Testantworten Analyse der Testantworten (Kompaktierung) MISR Kompaktierte Testantworten Chip 12

13 Serieller BIST mit einer Scan-Kette Nachteil: Lange Testzeit

14 Logic BIST Architektur (STUMPS) LFSR LFSR Linear Phase Shifter PI PO PI PO CUT CUT MISR Für wenige n Linear Phase Compactor MISR Für viele n, um LFSR und MISR klein zu halten. 14

15 Modular BIST-Architecture

16 Diagnose Für jeden Fehler f i in der Schaltung findet Simulation mit den Testmustern (p 1,,p n ) statt und liefert die Testantworten (r i1,,r in ) Abbildung der Testantworten auf Fehler mit einem Fehler-Wörterbuch Problematisch für Mehrfachfehler und unmodelierte Fehler Statt voller Testantwort steht bei BIST eine Signatur für die Diagnose zur Verfügung Fehler Testantwort f 1 (r 11,,r 1n ) f 2 (r 21,,r 2n ) f 3 (r 31,,r 3n )

17 Diagnosis mit BIST Probleme bei Verwendung einer Signatur: Fehlermaskierung (z.b. durch räumliche Kompaktierung) Erfassen mehrerer Testantworten in einer Signatur Lösungen: Fehlerisolation (erfordert Wiederholung des Tests) Mehrere Signaturen speichern Applying Fault Isolation Keeping intermediate signatures R.C. Tekumalla: On Reducing Aliasing Effects and Improving Diagnosis of Logic BIST Failures, ITC 03 A. Cook, M. Elm, et. al.: Structural In-Field Diagnosis for Random Logic Circuits, ETS 11

18 Grundprinzip SBST Ursprüngliche Anwendung Kein Ersatz für andere Testverfahren (BIST, Scantest) Unterstützung bei geringen Zusatzkosten DUT (Prozessor) Testprogramm Speicher Chip Testantworten 18

19 Softwarebasierter Selbsttest (SBST) Testprogramm Signatur erzeugen Signatur speichern ldc r0,0xaaaa ldc r1,0x5555 Add r2,r0,r1 xor r31,r2,r31 ldc r4, 0x259a mul r0,r4,r2 xor r31,r0,r31... store [FFFF],r31 Signatur Speicher VLIW Core Bestimmung der Fehlerüberdeckung durch Fehlersimulation. 19

20 SBST Produktionstest Feldtest Testprogramm DUT Speicher Chip Externer Tester Kompaktierte Testantwort / Pass/Fail Information Anwendung DUT (Prozessor) Testprogramm Speicher Chip Testantworten Vorteile: Nicht Invasiv At-Speed Testing Kein Übertesten Im-Feld-Testen Nachteil: Testprogrammgenerierung Nur für programmierbare Prozessoren nutzbar 20

21 Anforderungen an das System Speichermodul in dem das Testprogramm gespeichert ist, muss für den Prozessor und Tester zugreifbar sein. Upload Mechanismus, mit dem das Testprogramm in diesen Speicher gebracht werden kann, ist erforderlich. Methode, um das Testprogramm zu starten. Überwachung der Testausführung erforderlich. Ressourcen, in denen die Ergebnisse des Tests abgespeichert werden können.

22 Zeitlicher Ablauf SBST SBST Programmablaufbeobachtung Zeit SBST Programm Upload SBST Programmstart SBST Programmabarbeitung & Ergebnissammlung Download der Ergebnisse Test mit Prozessortakt 22

23 Testprogrammgenerierung (Open Loop) SBST Mit Strukturinformationen Ohne Strukturinformationen ATPG-basiert Open Loop Feedback Based schreibt ld r2,#5 add r2,r3 Testprogramm wird durch einen Experten erstellt (Befehlssatz des Prozessors ist bekannt, Bereits vorhandene Testroutinen sind bekannt, ) Experte Testprogramm Exakte Fehlerüberdeckung kann nicht angegeben werden. 23

24 Feedback-basierte Testprogrammgenerierung SBST Mit Strukturinformationen Ohne Strukturinformationen ATPG-basiert Open Loop Feedback-basiert Testprogrammerzeugung Fehlerüberdeckung Simulation ld r2,#5 ld ld r2,#5 add r2,#5 r2,r3 add r2,r3 add r2,r3 Zufallserzeugte Testprogramme Testprogramme werden zufallsbasiert erzeugt (z.b. durch genetische Algorithmen) Fehlerüberdeckung wird durch Simulation ermittelt (feedback) Hohe Fehlerüberdeckung erreichbar Sehr zeitaufwändig 24

25 ATPG-basierte Testprogrammgenerierung SBST mit Strukturinformationen ohne Strukturinformationen ATPG-basiert Open Loop Feedback-basiert Teil eines kombinatorischen Blocks (z.b. ALU) Testmuster werden mittels ATPG erzeugt Abbilden der Testmuster auf Software Templates Hohe Fehlerüberdeckung ist durch ATPG garantiert. Nicht alle Testmuster können auf Softwareroutinen abgebildet werden. Testmustergenerator Constraints (z.b. Sprünge sind auf bestimmte Adressen beschränkt) ld r2,#7 ld r3,#0 add r2,r3 Testprogramm Testmuster 25

26 Testprogramm Upload DUT DUT Steuersignale Speicher (RAM) Testprogramm Speicher (ROM) Chip Speicher (RAM) Testantwort Steuersignale Speicher (RAM) Chip Testantwort Externer Tester Externer Tester Testprogramm im ROM: Speicher permanent belegt durch Testprogramm Kein Upload erforderlich Praktisch für Feldtest Testprogramm im RAM. Upload erfolgt DMA-basiert, über Dual-Ported RAM, Wrapper. 26

27 DMA-basiert Schneller Programmupload, kostengünstig, weil Systembusstrukturen verwendet werden Upload-Prozess ist durch den Prozessor getrieben, der noch nicht getestet wurde. Mikroprozessor RAM DMA Externer Tester 27

28 Dual-Ported RAM Schnellster Programmupload, Sehr teuer, wegen zweiten Speicher-Ports Mikroprozessor RAM Externer Tester 28

29 Wrapper-basiert Häufig serieller Programm-Upload (langsam). Speicher kann isoliert werden, damit kann korrekter Upload gewährleistet werden. Prozessor wird nicht verwendet beim Upload, Fehler beim Upload durch fehlerhaften Prozessor können nicht entstehen. Mikroprozessor RAM Wrapper Externer Tester 29

30 Testprogramm starten und Ergebnisse erfassen Testprogramm starten: Reset des Prozessors, sobald der Testcode im Programmspeicher ist oder Interruptkontrollierter Start. Testergebnisse erfassen: Testergebnisse können durch zusätzliche Anweisungen in einen von außen zugreifbaren Speicher gebracht werden. Hohes Datenvolumen kann reduziert werden durch HW- oder SWimplementierten MISR. Signatur wird dann nur noch an ATE weitergegeben oder mit einer Signatur verglichen. Überwachen des Testprogrammablaufs durch ATE: Feststellen, wann das Testprogramm beendet ist, weil: Laufzeit ist im Vorfeld nicht bekannt oder Im Fehlerfall terminiert das Programm gar nicht. Monitoring kann durch explizite Kommunikation des Testprogramms mit dem ATE (z.b. über Speicher oder Ports) erreicht werden. 30

31 Diagnose mit SBST Verschiedene Fehler erzeugen verschiedene Signaturen. Fehler A Testprogramm Testprogramm Fehler B Signatur A VLIW Core Signatur B VLIW Core Speicher Speicher 31

32 Problem signaturbasierter Ansätze Testprogramm Signatur A+B VLIW Core Fehler A Fehler B Speicher Zuordnung von Signaturen zu Fehlern muss durch Simulation berechnet werden Praktisch unmöglich bei Mehrfachfehlern: Einzelfehler ergeben ~ Doppelfehler 32

33 Lösungsansatz TP ALU1 TP ALU2 TP n Fehler A Fehler B ALU3 ALU2 ALU1 Leseports Ein Testprogramm zum Test der Funktion(en) einer Komponente Zusammenfassen von Fehlern zu reparierbaren Fehlerklassen Fehlerzustand Speicher Registerbank VLIW Core Funktionaler Test der Komponenten muss systematisch erfolgen und adaptiv sein. 33

34 Motivation für systematischen SBST Test des Addierers in Slot 1 Quelle des Fehlers Aber: Addierer wird als fehlerhaft diagnostiziert Slot 1 Slot 2 Ldc r0,0xaaaa Nop Ldc r1,0x5555 Nop Add r1,r0,r2 Nop Ldc r3,0xffff Nop Cmp r2,r3 Nop Jnz Add1Failed Nop Initialisierung Test Testantwort erfassen Ideale Lösung: Alle Komponenten des Prozessors, die zur Initialisierung eines Tests und zum Erfassen der Testantwort verwendet werden, müssen vorher getestet worden und fehlerfrei sein. 34

35 Motivation für adaptiven SBST Wie soll der Addierer 1 getestet werden, wenn ldc-operation als fehlerhaft bekannt ist? Slot 1 Slot 2 Ldc r0,0xaaaa Nop Ldc r1,0x5555 Nop Add r1,r0,r2 Nop Ldc r3,0xffff Nop Cmp r2,r3 Nop Jnz Add1Failed Nop Lösung: Anwendung der softwarebasierten Selbstreparatur auf das Testprogramm Slot 1 Slot 2 Nop Ldc r0,0xaaaa Nop Ldc r1,0x5555 Add r1,r0,r2 Nop Nop Ldc r3,0xffff Nop Cmp r2,r3 Nop Jnz Add1Failed 35

36 Prinzip des adaptiven systematischen SBST zur Diagnose im Feld Starte Testprogramm für Komponente 1 Speichere Fehlerzustand von Komponente 1 Fehler erkannt? nein ja Passe verbliebene Testprogramme an Fehlerzustand an Starte Testprogramm für Komponente 2 Speichere Fehlerzustand von Komponente 2 Fehler erkannt? nein ja Passe verbliebene Testprogramme an Fehlerzustand an Starte Testprogramm für Komponente n Starte Selbstreparatur 36