Test Integrierter Schaltkreise lässt sich grob in zwei Klassen gliedern

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1 5.1 Einführung Test Integrierter Schaltkreise lässt sich grob in zwei Klassen gliedern Externe Tests Integrierte Selbsttests Bulit-in self test (BIST) Wir behandeln in der Vorlesung den BIST WS 2010/11 Folie 1

2 5.2 Vorteile von BIST Vermeidung von Abhängigkeiten zu externen automatischen Test-Equipment macht elektronischen Test eines Chips einfacher, schneller, effizienter und kostengünstiger Antrieb für BIST: steigende Kosten für ATE (Automatic Test Equipment) Aufwändige, kostenintensive Aufbauten BIST-Konzept anwendbar auf nahezu jede Art von Schaltkreisen Erlaubt Testen kritischer Schaltkreise d.h. Schaltungen, die keine externen Anschlüsse aufweisen, z.b. embedded memory, Sind von außen nicht erreichbar WS 2010/11 Folie 2

3 5.2 Vorteile BIST bessere Fehlerüberdeckung durch Einbau speziell zugeschnittenen Testfunktionen Kürzere Testzeiten, da mehrere Teststrukturen parallel eingebaut werden können Test außerhalb der elektrischen Produktionslinie, d.h. außerhalb verbauter Boards WS 2010/11 Folie 3

4 5.3 Nachteile BIST Nachteile Zusätzliche Chip und Farb-Prozessierungsanforderungen notwendig, z.b. unterschiedliche Technologien für BIST-Schaltungen und zu testende Schaltungen reduzierte Zugriffszeiten zusätzliche Pins müssen ins Design eingebaut werden Glaubhaftigkeit der BIST-Ergebnisse, BIST selbst kann auch falsch sein WS 2010/11 Folie 4

5 5.4 Wichtige Fragen der Implementierung Zu berücksichtigende Fragen bei der Implementierung von BIST Wie viel Fehlerüberdeckung wird implementiert? Wie viel Chipfläche soll/darf für BIST verwendet werden? Welche externe Signalversorgung und erzeugung ist notwendig? Welche Testzeit und Effektivität muss aufgewendet werden, bzw. wird erreicht? Flexibilität und Veränderbarkeit von BIST (evtl. reprogrammierbar durch ROM?) WS 2010/11 Folie 5

6 5.5 Klassifizierung von BIST viele Richtungen bei BIST können ausgemacht zwei Grundprinzipien sind jedoch identifizierbar LBIST: Logic BIST Test von Logikschaltungen MBIST: Memory BIST Test von Speicherschaltkreisen Weitere bekannte Formen ABIST Einmal Array BIST, spezielle Form eines MBIST Auch als Bezeichnung für Analog BIST verwendet WS 2010/11 Folie 6

7 5.5.1 LBIST BIST: Logic BIST Baut auf zwei Grundmodule auf PRSG: (Pseudo Random Number Sequence Generator) Signatur-Analysator Für PRSG nimmt man LFSR: Linear Feedback Shift Register CFSR: Complete Feedback Shift Register WS 2010/11 Folie 7

8 5.5.1 LBIST LFSR: Linear Feedback Shift Register Q 0 Q 1 Q t Funktionsweise durch Charakteristisches Polynom formulierbar: 1 + x³ + x 5 Sequenz bei n-bit LFSR wiederholt sich nach (2 n 1) Zyklen Sequenz enthält keine 0 dafür CFSR WS 2010/11 Folie 8

9 5.5.1 LBIST CFSR: Complete Feedback Shift Register Im Prinzip analog wie LFSR aufgebaut Verwendet zusätzlich noch ein n-input-nor-gate (im Bild als AND mit invertierten Eingängen realisiert), dessen Ausgang Input für das EXOR-Gatter ist Nimmt als Input die ersten n Bits eines (n+1)-bit LFSR Vom Zustand Andere Zustände geraten irgendwann in Zustand 1 1, wo sie verbleiben WS 2010/11 Folie 9

10 5.5.1 LBIST Signatur-Analysator Berechnet sog. Syndrom aus den Outputs eines zu testenden kombinatorischen logischen Blocks Berechnung in der Regel mit Datenkomprimierung verbunden Sonst wäre das zu errechnende Syndrom einfach zu groß Im einfachsten Fall wird Syndrom wie folgt berechnet Signatur-Analysator empfängt aufeinanderfolgende Ausgänge eines seriellen Ausgangsstroms einer kombinatorischen Schaltung Syndrom wird zu Beginn mit 0 vorbesetzt Mit jedem Takt wird XOR-Funktion auf Output-Bit und aktuellem Syndrom- Wert angewandt Am Ende der Testsequenz Syndrom ist eine Funktion aller vorherigen Ausgänge Wert dieser Funktion wird verglichen mit korrektem Syndrom» Korrektes Syndrom wird per Simulation bestimmt WS 2010/11 Folie 10

11 5.5.1 LBIST LBIST ist Kombination aus PRSG und Signatur-Analysator Manchmal auch als BILBO Built-In Logic Block Observation bezeichnet Folgender Schaltkreis (3 Bit BILBO Register) kann sowohl als Testmustergenerator als auch als Signaturanalysator fungieren WS 2010/11 Folie 11

12 5.5.1 LBIST Reset Mode (C[1] = 1 C[0] = 0) Alle Flip-Flops werden synchron mit Wert 0 initialisiert Normal Mode (C[1] = 1 C[0] = 1) D-Inputs werden übernommen und Q-Outputs werden weitergegeben Scan Mode (C[1] = 0 C[0] = 0) Flip-Flops fungieren als 3-Bit Schieberegister zwischen SI und SO Scan Mode (C[1] = 0 C[0] = 1) Register fungiert als PRSG oder Signatur Analysator WS 2010/11 Folie 12

13 5.5.1 LBIST Betrieb Wenn D-Eingänge alle auf Low gehalten werden, dann durchlaufen Q-Ausgänge eine Pseudo-Zufallszahlen-Sequenz Falls D-Inputs vom Logikschaltkreis genommen werden, werden sie unter XOR mit existierendem Syndrom-Werten verknüpft Aktuelle Syndrom-werte in Q-Registern abgelegt WS 2010/11 Folie 13

14 5.5.2 MBIST Funktionales Modell eines RAM-Chip Besonders schützenswerte Komponenten Adressdekoder Speicherzellenfeld WS 2010/11 Folie 14

15 5.5.2 MBIST Betrachten folgende Art von Fehler Stuck-at-Fehler (SAF) Speicherzelle fest auf Wert 1 oder 0 Transition Fehler (TF) Spezialfall eines SAF Übergang von 0 1 schlägt fehl bezeichnet als T Übergang von 1 0 schlägt fehl bezeichnet als T Liegt T - Fehler einer Zelle vor, die nach Einschalten 0 ist, verhält sich diese wie SA0 TF können nicht wie reine SAF behandelt werden, denn andere Fehler, z.b. Kopplungsfehler, können Zell-Zustand wieder ändern (z.b. initiale 0 auf 1 schalten) Kopplungsfehler (Coupling fault) Schreibeoperation, die ein T oder T in einer Zelle erfordert, verändert auch ein zweite, z.b. benachbarte Zelle WS 2010/11 Folie 15

16 5.5.2 MBIST Betrachten im Folgenden SAF und TF Fehler beim Adressdekoder können auf Testen von Fehlern im Speicherzellenfeld abgebildet werden Fehler 1 Bei bestimmter Adresse wird keine Speicherzelle angesprochen Fehler 2 Eine bestimmte Speicherzelle wird durch keine Adresse erreicht Fehler 3 Durch eine bestimmte Adresse werden gleichzeitig mehrere Speicherzellen angesprochen Fehler 4 Eine Speicherzelle wird von mehreren Adressen erreicht WS 2010/11 Folie 16

17 5.5.2 MBIST So viel Zellen wie Adressen daher taucht keiner dieser Fehler alleine auf Fehler 1 Bei bestimmter Adresse wird keine Speicherzelle angesprochen Entweder Fehler 2 oder Fehler 3 existieren auch Fehler 2 Eine bestimmte Speicherzelle wird durch keine Adresse erreicht Entweder Fehler 1 oder Fehler 4 existieren auch WS 2010/11 Folie 17

18 5.5.2 MBIST Fehler 3 Durch eine bestimmte Adresse werden gleichzeitig mehrere Speicherzellen angesprochen Mindestens Fehler 1 oder Fehler 4 existieren auch Fehler 4 Eine Speicherzelle wird von mehreren Adressen erreicht Mindestens Fehler 2 oder Fehler 3 existieren auch Kombinationen von Adressfehlern illustriert WS 2010/11 Folie 18

19 5.5.2 MBIST Fehler detektieren mit Hilfe sog. March-Algorithmen Durchlaufen aller Speicherzellen und dabei Schreiben und Lesen bestimmter Wertefolgen Bestimmte Fehler zu erkennen erfordert bestimmte Strategien, d.h. Kombinationen von 1/0-Werten WS 2010/11 Folie 19

20 5.5.2 MBIST Beispiel für einfachen March-Algorithmus [March element (r0, w1)] for cell := 0 to n - 1 do begin read Memory[cell]; {expected value = 0); write 1 to Memory[cell]; end; [March element (r1, w0)] for cell := n - 1 downto 0 do begin read Memory[cell]; {expected value = 1); write 0 to Memory[cell]; end; WS 2010/11 Folie 20

21 5.5.2 MBIST Gezeigter Marching-Algorithmus erlaubt z.b. Erkennen von Fehler A und B In beiden Fällen wird entsprechende Speicherzelle entweder wie SA0 oder SA1 reagieren Auch Fehlerarten C und D lassen sich erkennen Details s. Artikel An Overview of Deterministic Functional RAM Chip Testing von van de Goor / C.A. Verruijt, ACM Computing Surveys, Vol. 22, No.1, March 1990 WS 2010/11 Folie 21

22 5.5.3 Boundary Scan - JTAG Problem beim Testen von hochintegrierten Schaltkreisen Messpunkte kaum möglich JTAG (=Joint Test Action Group) standardisierte Verfahren für In Chip Test Bekannteste: Boundary Scan oft Synonym für JTAG, ermöglicht: Chiptest auf bereits fertiger Platine Platinentest mit bereits gelötetem Chip Mitschneiden von Kommunikation zwischen Chip und Platine Problem: JTAG muss bereits im IC vorgesehen werden Abdeckung?? Fehlerquelle!!! WS 2010/11 Folie 22

23 5.5.3 Boundary Scan - JTAG Sehr flexibles Verfahren (beliebig) veränderbare Taktrate Testen mehrerer Chips auf Platine Platzsparendes serielles Verfahren/Verkabelung durch TAP Wichtige Signale des Test Access Points (TAP) TDI Test Data In (Dateneingang) TDO Test Data Out (Datenausgang) TCK Test Clock (Clock) TMS Test Mode Select (Steuersignal) TRST Test Reset Signal (Reset optional) Hardware und Tool unabhängig entwickelbar BSDL (Boundary Description Language) beschreibt dem Tool die vorliegende Hardware WS 2010/11 Folie 23

24 5.5.3 Boundary Scan - JTAG Boundary Scan Cells (Register) Zellen zwischen eigener Corelogik und Pins Normaler Betrieb kein Einfluss zwischen Pin und Core Debugging Abschalten der Platine oder Core und Setzen eigener Werte (TDI) bzw. Lesen der Ergebnisse (TDO) Verschaltet zur Schiebekette Beliebige Datenregister Schieberegister abgebildet auf ein Register innerhalb des Cores Lesen und Schreiben von Werten (TDI, TDO) WS 2010/11 Folie 24

25 5.5.3 Boundary Scan - JTAG Boundary Scan Cell Pins vom Chip TCK ist mit allen Elementen der Testschaltung verbunden um Synchronität zu gewährleisten (Schieberegister) WS 2010/11 Folie 25

26 5.5.3 Boundary Scan - JTAG Bypass Register Dummy-Register zum Durchschleifen von Werten 1 Bit lang verbindet direkt TDI und TDO IDCODE Register Enthält Hersteller-spezifische Nummer Beim Auslesen dieser einfache Abbildung zur passenden BSDL Beschreibung möglich TAP Controller Steuerung der Testlogik (Bsp. Multiplexer TDI, TDO, Registerabbildungen) Moore-Automat mit Eingabe TMS WS 2010/11 Folie 26

27 5.5.3 Boundary Scan - JTAG Architektur des TAP Controllers WS 2010/11 Folie 27

28 5.5.3 Boundary Scan - JTAG Zustandsdiagramm des TAP Controllers Enthält 16 Zustände WS 2010/11 Folie 28

29 5.5.3 Boundary Scan - JTAG IR Register Bestimmt welche Boundary-Scan-/Datenregister in den Scan-Pfad eingeblendet werden, wenn DR-Signale aktiv sind (UpdateDR oder ShiftDR) Bestimmt von wo die Boundary-Scan-/Datenregister geladen werden (von den Inputpads oder vom Scanpfad) Geschieht im Zustand Capture-DR Bestimmt wohin die in den Boundary-Scan-/Datenregister enthaltenen Werte weitergeleitet werden (zum Chipkern oder zum Ausgangspad) Geschieht im Zustand Update-DR WS 2010/11 Folie 29

30 5.5.3 Boundary Scan - JTAG Jedes Bit besteht aus zwei Flipflops UpdateDR Parallele Ausgabe aller IR-Bits, z.b. zum IR Dekoder ClockDR Ausgabe zum nächsten Flip-Flop in der Scankette Garantiert saubere Trennung zwischen Ausgabe und evtl. gleichzeitigem Einlesen eines neuen Bits von links WS 2010/11 Folie 30

31 5.5.3 Boundary Scan - JTAG Datenregister bzw. X-Register Nehmen die Eingaben der zu testenden Module auf Sammeln die Ergebnisse der durchgeführten Tests auf WS 2010/11 Folie 31

32 5.5.3 Boundary Scan - JTAG Analog wie IR-Bits enthält jedes Bit zwei Flip-Flops (Bilder links) Unterscheidung ob Input- oder Output-Funktion ausgeführt wird Input-DR-Bits: Trennen von Übernehmen Werte aus Scan-Pfad und Weitergabe an Chipkern oder (a) Output-DR-Bits: Weitergabe der Ergebnisse an Output-Pads oder Übernehmen Werte aus Scan-Pfad (b) WS 2010/11 Folie 32

33 5.5.3 Boundary Scan - JTAG Gesamt-Architektur Boundary Scan Gezeigt für einen Chip WS 2010/11 Folie 33

34 5.5.3 Boundary Scan - JTAG Reihenschaltung mehrerer ICs (Chain) Theoretisch beliebig viele Chips auf einer Platine verschaltbar Nicht zu testende Geräte werden mit Hilfe des Bypass Registers ausgeblendet, ohne dass die Chain unterbrochen wird WS 2010/11 Folie 34