Bericht des Regionalgruppentreffens in Berlin am

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1 Bericht des Regionalgruppentreffens in Berlin am Teilnehmer konnte Frau Taube, Regionalgruppenleiterin, auf der Veranstaltung beim Gastgeber Contag AG begrüßen und bedankte sich mit einem Gastgeschenk des FED, alle Bände der Bibliothek des Wissens, bei Herrn Dr. Raspel, Prokurist der Firma Contag AG, für die freundliche Aufnahme in seinem Hause. Dr.Raspel heißt seinerseits die Teilnehmer willkommen und stellt die Firma vor. Die über 30 Jahre bestehende Firma für Herstellung von Leiterplatten aller Art, hat sich durch ihre Leistung, Schnelligkeit der Abwicklung und gute Serviceleistungen einen hervorragenden Ruf in der Branche erarbeitet. Spezialgebiet ist die Fertigung von Kleinserien und Fertigungsmuster im Expressdienst für alle Leiterplattentechnologien. Wichtiger Bestandteil dabei die Kundenbegleitung und Beratung. Gerade in letzter Zeit ist der Maschinenpark durch umfangreiche Investitionen für diese Aufgaben erweitert und verbessert worden. Für die Nichtmitglieder unter den Zuhörern stellt Frau Taube den FED an Hand einer ausführlichen Präsentation vor. Es wird noch einmal auf die in diesem Monat stattfindende FED-Jahreskonferenz mit ihrem umfangreichen Programm hingewiesen. In ihren Schlussworten teilt Frau Taube zu ihrem eigenem Bedauern ihr Ausscheiden aus dem Amt der Regionalgruppenleiterin aus persönlichen Gründen mit. Frau Christoph, Vorsitzende des FED-Beirates und Klaus Dingler, stellvertretender Regionalgruppenleiter, bedanken sich bei Frau Taube für die gute Zusammenarbeit in den vergangenen Jahren und bedauern ihr Ausscheiden. Durch gute Vorarbeit von Frau Taube steht bereits ein Kandidat für die Nachfolge, Marco Schiller Firma Taube-Electronic GmbH, zur Verfügung. Im anschließenden Wahlprozess wird Marco Schiller, ein anderer Kandidat hat sich nicht zur Verfügung gestellt, in offener Wahl durch die anwesenden Fed-Mitglieder einstimmig gewählt (13/0/0). Er stellt sich vor und bedankt sich für das entgegengebrachte Vertrauen. Michael Ihnenfeld aus der Geschäftsstelle informiert im Anschluss über die Neuigkeiten aus dem Verband. Die neuen und geplanten Übersetzungen der IPC-Richtlinien werden inhaltsmäßig vorgestellt und es wird auf die vorhandene Auslage der Dokumente verwiesen. Ferner wird auf den neuen Band der Bibliothek des Wissens, Wärmemanagement in auf Leiterplatten, sowie auf den im IV.Quartal stattfindenden neuen Grundkurs für Neu- und Quereinsteiger mit theoretischem und praktischem Teil hingewiesen. Dr. Raspel Verabschiedung von Frau Taube Das alte und neue Team der RG-Berlin Prokurist Firma Contag AG Susanne Taube, Ursula Christoph Susanne Taube, Marco Schiller, Ursula Christoph, Klaus Dingler Über Möglichkeiten der Impedanzkontrolle auf Leiterplatten, Leitungen und Steckverbindungen berichtet Dr. Ove Schimmer, Firma Sequid GmbH. Beim Thema Impedanzen denkt jeder erst einmal an Hochfrequenz-Baugruppen, Leiterplatten mit gedruckten Kapazitäten, Induktivitäten und Koppler- Strukturen. Aber auch Digitalschaltungen mit höheren Taktfrequenzen - < 500MHz bedürfen einer Impedanzkontrolle, um das Problem der Laufzeiten auf den Leitungen zu beherrschen. Zwei Meßmethoden werden zur Impedanzmessung angewandt, die vektorielle Netzwerkanalyse (VNA) und die Zeitbereichsreflektometrie (TDR). Für beide Anwendungen stehen Messgeräte mehrerer Firmen zur Verfügung, wobei sich die Firma Sequid GmbH auf die TDR-Messung spezialisiert hat. Die VNA- Messung bezieht sich auf reflektierte HF-Signale in einem Bereich von 10Mhz bis 40MHz. Durch geeignete Frequenzen wird ein Zeitbereichssignal erzeugt, das durch mathematische Berechnung (Fourier-Transformation) in ein Zeitsignal gewandelt wird, wodurch letztendlich der Impedanzverlauf über ein Reflexionssignal dargestellt werden kann. Die TDR-Methode misst Reflektionen aus gesendeten Sprungsignalen und berechnet den Impedanzverlauf aus dem Reflexionssignal. Die Vorund Nachteile der beiden Messmethoden sind in nachfolgender Folien zu ersehen. 1

2 Quelle: Vortragsfolienn Firma Sequid GmbH Bei der TDR-Messung wird ein Spannungssp prung in die zu messendee Leitung eingespeist, welcher mit Lichtgeschwindigkeit auf der Leitung läuft. Jede Änderung an der Form der Leitung, bzw. Änderung des Leitungsmateriales erzeugt eine Reflektion des Signales. Über eine Auswertung A der Reflektionen kann der Ort und die Ursache der Störung festgestellt werden. Eine schnelle Anstiegszeit des Spannungssprungess gewährleistet auf kurzenn Leitungsstücken eine genaue g Lagee des Ortes der Leitungsveränderung. Wichtig bei der Messung sind die Überprüfung der Werte der Anstiegszeit, des Jitters und der Drift und die Amplitudenbeständigkeit am Oszillographen. Zur Erreichung einerr hohen Genauigkeit der Messung wird mit der Sequential Sampling -Technikk in der Regel gearbeitet. Dabei wird das Signal in periodischen Abständen wiederholt in die Leitung eingespeist e und nacheinander gemessen. Die Taktrate der Wiederholung muss dabei mit dem Messobjekt abgestimmt sein. Die Wiederholfrequenz für kleine Messobjekte liegt bei hohen Frequenzenn bei langenn Laufwegen im niedrigenn Frequenzbereich. In modernen Messsystemen werden differentielle Signale angewendet, die sich ähnlich sehen müssen. Dazu ist eine genaue abgestimmte symmetrische Anregung der Signale - der Spannungssprung zeitgleich notwendig. Die erzeugten Überschwinger sollten sich sehr symmetrisch ausbilden. Messgeräte und deren Anschlusskabel sind grundsätzlich fehlerbehaftet und müssen vor jeder Messung kalibriert werden. Dazu finden unterschiedliche Kalibrierverfahren und die zugehörigen Kalibrierstandards ihre Anwendung. Den größten Einflusss auf die Impedanz der Leitungen hat die Kapazität. Damit erklären sich auch die Einwirkungen der Toleranzen durch das Material und den Aufbau derr Leiterplatten. Abstand der Leiterbahnen, Leiterbahnbreite und die Dielektrizitätskonstante des Basismateriales sind die bestimmenden Faktoren in der Toleranzberechnung. Um höhere Genauigkeiten der Impedanzen zu erreichen ist die Verwendung von guten Berechnungstools notwendig. Unabdingbar ist die Zusammenarbeit mit dem Leiterplattenhersteller, um Basismaterialienn und den Fertigungsprozess miteinander abzustimmen. Beim Design der leiterplatte ist auf eine gleichmäßige Kupferverteilung zu achten und die fertige Leiterplattee ist zu vermessen (Testcoupon, bzw. Messung auf der Leiterplatte). Quelle: Vortragsfolien Firmaa Sequid GmbH 2

3 Bei der Darstellung der Impedanz während derr Kontrollmessung kann auf eine Toleranzmaske nicht verzichtet werden, um das Ergebnis richtig zu interpretieren. Wobei die Länge der Toleranzmaske kein unerheblicher Faktor ist um das Einschwingverhalten und das Auslaufen der Kurve bei der Messung richtig zu beurteilen. Die Ausbreitungsgeschwindigkeit des elektrischen Signales ist vom Aufbau der Streifenleitungen abhängig. Bei der symmetrischen Streifenleitung wird ein homogenes Material mit einem Ɛ-Wert durchflossen, währen bei einer Mikrostreifenleitung zwei unterschiedliche Ɛ-Werte die Ausbreitung beeinflussen. Das Ergebnis sind unterschiedliche Laufzeiten und damit auch unterschiedliche Impedanzwerte. Für die Impedanzmessung ist ein bestimmte Länge der zu messenden Leitung, bzw. des Testcoupons notwendig. Je steiler die Flanken des Signales, desto kürzer kann die Testleitung werden. Auch der Einfluss der Kalibrierung ist zu beachten. Im weiteren wird auf verschieden Messbeispiele eingegangen. Bei Messung einer differentiellen Leitung in Außen- und Innenlage auf einer Leiterplatte verbunden mit Vias wird aufgezeigt, welche Ergebnisse bei der Messung erreicht werden können. Der Abstand der Durchkontaktierungen und der kapazitive Einfluss der Durchkontaktierungen sind gut zu erkennen. Anzumerken an dieser Stelle, dass Blindvias durch die geringere Kapazität auch geringeren Einfluss haben. Bei der Überprüfung von Steckverbindungen ist eine schlechte Montage durch eine Impedanzmessung, auf Grund der vorliegenden Kapazitäten gut zu orten. Viele Kabel zeigen bei einer Überprüfung mit einer Impedanzmessung erhebliche Abweichungen von ihren Spezifikationen. Strukturen von induktiven Drehgebern auf Leiterplatten können wegen der hohen Wicklungsdichte optisch nur schwer erkannt werden. Eine Inspektion mit Röntgengeräten ist zu aufwendig, so dass sich die Frage stellt, ob mit einer Impedanzmessung die Fehlerstelle geortet werden kann. Die Messung zeigt zwar das Ergebnis gut und schlecht, aber eine Ortung ist nicht möglich. Komplexe Strukturen sind also mit dem TDR-Verfahren nicht 100%ig zu überprüfen. Referent Dr.Ove Schimmer Referent Michael Schleicher Die Veranstaltungsteilnehmer Mit der provokanten Frage Darf s a bisserl mehr sein? betrachtet Michael Schleicher, Firma Semikron GmbH, im zweiten Fachvortrag die Toleranzproblematik der Kupferschichtdicken in der Leiterplattenfertigung. Mit Genehmigung des Referenten im Nachfolgenden der Vortrag in Fließtextform. In letzter Zeit rückt der Focus vermehrt auf Entwärmungskonzepte (z. B. bei LED), die mit großen Kupferquerschnitten oder niedrigen R th -Werten vorhandene Hotspots entschärfen. Dazu finden sich in der Fachpresse und am Markt hinreichend viele Veröffentlichungen. Bei Stromversorgungskonzepten für z. B. µc-schaltungen wird immer mehr auf ausreichend niederohmige Spannungsversorgungen geachtet. Durch die reduzierten Leiterbreiten, z. B. zwischen Vias und BGA-Pins hindurch, erhöhen sich die Stromdichten erheblich. Hier gibt es inzwischen auf der Seite der EDA-CAD Anbieter Tools, die die Stromdichte auf Kupferflächen darstellen. Der klassische Grund für die Notwendigkeit von großen Kupferquerschnitten eine sehr große Menge Strom zu tragen nimmt zwischenzeitlich wieder eine wichtigere Rolle ein: In der Elektromobilität, deren Fahrzeugen verschiedenster Art, und die dazugehörigen Regelungsschaltungen für Generatoren und Motoren. Vor allem hier liegen die Belastungen der Leiterbahnen nahe am Grenzbereich. Dort gewonnene Erkenntnisse lassen sich nach unten skalieren: Multilayeraufbauten für Mikrocontrollerschaltungen, dünne Substrate, vielpolige Anschlüsse bei BGA-Gehäusen. Basis aller Leiterplatten: Die Kupferfolie Kupferfolie wird typischerweise in zwei unterschiedlichen Verfahren hergestellt. Bei flexiblen Leiterplatten werden gewalzte Kupferfolien höherer Duktilität eingesetzt. Für starre Leiterplatten werden galvanisch erzeugte Folien eingesetzt. Vereinfacht beschrieben wird eine rotierende Metallwalze mit großem Durchmesser zum Teil in ein galvanisches Bad eingetaucht. Durch den Zusammenhang von Drehbewegung und Stromdichte kann dann die gewünschte Kupferschicht auf der Walze abgeschieden 3

4 werden. In einem sogenannten Roll-to-Roll Prozess wird die Kupferfolie abgezogen und weiterverarbeitet. Die Standards für die Kupferschichtdicken sind im anerkannten IPC-Regelwerk beschrieben. Die in der IPC-4562 beschriebenen Zahlenwerte sind allgemein bekannt: ½ oz 17,5 µm, 1 oz 35 µm. Wer es genau wissen möchte, ist aufgefordert, sich mit den Basiseinheiten der Kupferfolie zu beschäftigen. Ursprünglich wurde die Schichtdicke als Flächengewicht beschrieben. Aus dem anglo-amerikanischen Raum gibt es die Flächenbezeichnung Fuss (ft) und die Gewichtsbezeichnung Unze (oz). Bei Kupferfolien ist eine typische Angabe: 1 oz/ft 2. Dabei entspricht eine Unze Kupfer 28,35 g. Umgerechnet auf einen Quadratmeter sind das 305,16 g. Diese Angabe kann der IPC-4562 (Tabelle 1-1) entnommen werden. Ausgehend davon ist es möglich die verschiedenen Dicken der Kupferfolien zu berechnen, in unserem Fall 1 oz 34,1 µm. Üblicherweise wird in der Leiterplattentechnologie diese Dicke mit 35 µm bezeichnet. Alternative Umrechnung: 1 oz/ft² = ρcu d d= 34,1 µm ρ = Dichte von Cu und d = Cu-Schichtdicke Typische Angaben für Kupferfolien und minimale Werte Die Tabelle 1-1 der IPC-4562 gibt die nominellen Werte an, in Punkt werden die Toleranzen für galvanisierte Kupferfolien angegeben: Das Mindestgewicht für galvanisch hergestellte Folien, inklusive Treatment, sollte +/- 10 % des nominellen Wertes aus Tabelle 1-1 liegen. In Zahlen ausgedrückt: zwischen 335,5 g/m 2 und 275,5 g/m 2. Ist die gewünschte Schichtdicke ausgewählt, ist zu verifizieren, wie sie am Markt beschaffbar ist. Werfen wir einen Blick in die Datenblätter der Kupferfolienhersteller. Für 1 oz Kupferfolien gibt Hersteller A als typischen Wert: 285 g/m 2, Hersteller B: 290 g/m 2 und Hersteller C wiederum: 285 g/m 2 an. Verglichen mit dem nominellen Wert liegt die typische angelieferte Schichtdicke der drei Hersteller nur bei %. Umgerechnet in µm: zwischen 31 µm und 32 µm. Die interessante Erkenntnis: 35 µm sind ab Werk nicht beschaffbar! Die worst- case Betrachtung Wenn die typische Herstelldicke einer 1 oz Kupferfolie nach den Angaben geringer ausfällt, gibt es noch weitere Reduzierungen der Kupferschicht? Ja! Leiterplattenhersteller dürfen, während der Weiterverarbeitung lt. IPC-4562 eine prozessbedingte Reduktion der 1oz Folie um bis zu 6 µm realisieren. In einer worst-case-betrachtung dürfte dann die Kupferschichtdicke einer Innenlage, nach IPC 24,73µm betragen. Ausgehend von einer idealen 35 µm Kupferschicht, die gerne auch bei Simulationen angegeben ist, wäre es zulässig, dass nur noch 70 % davon in oder auf der Leiterplatte vorhanden sind. Als kurzes Fazit an dieser Stelle, eine kleine Erdung. Die eben aufgezeigte Rechnung stellt für sich gesehen eine Grenzberechnung dar: eben den worst-case. Wichtig jedoch bleibt: Die ideellen Schichtdicken können in der Realität nicht erreicht werden. Die typischen Lieferdicken der Folienhersteller, unter Ausnutzung des Toleranzfensters, liegen zwischen 5-8 % unter den nominellen Werten nach IPC. Weitere Reduktionen innerhalb der Prozesskette beim Leiterplattenhersteller sind dabei zulässig. Im aufgezeigten 1 oz-beispiel wirken sich diese Toleranzen gravierend aus: bis zu 30 %! Leiterbreite, Leitergeometrie Im Leiterplattenschliff kann nachvollzogen werden, welcher Querschnitt für eine Leiterbahn realisiert wurde. Es ist aber auch zu erkennen, wie stark die Ätzparameter den Querschnitt beeinflussen. Während des Ätzprozesses wird die Leiterplatte mit Ätzmedium besprüht und dabei durch eine chemische Reaktion Kupfer abgetragen. Prozessbedingt entsteht hierbei eine trapezförmige Querschnittsform. Einfluss des Ätzfaktors auf die Leiterzuggeometrie Worst-Case-Betrachtung einer einzelnen Leiterbahn 4

5 Ein verlässlicher Parameter zur Bewertung der Ätzqualität ist die Angabe des Ätzfaktors. Dieser sollte nach IPC 1 sein. Der Ätzfaktor beschreibt das Verhältnis von verwendeter Kupferschicht zum trapezförmigen Ätzabtrag an den Flanken der Kupferstrukturen. Der Quotient errechnet sich aus Schichtdicke / Strecke der Unterätzung (v/x). Daraus resultiert immer eine Querschnittsverringerung! Vereinfacht ausgedrückt wird die nominelle Leiterbreite um den Betrag der Kupferschicht reduziert. In Zahlen: eine 200 µm breite Leiterbahn entspricht bei einer ½ oz Kupferschicht 182,5 µm Breite. Üblicherweise sind günstigere Werte erreichbar (siehe hierzu auch unterschiedlichste Veröffentlichungen). Der Leiterplattenhersteller könnte diese Verringerung durch vorherige Zugabe bei der internen Datenaufbereitung kompensieren (Stichworte: Ätzkompensation, Ätzzuschlag). Wie hoch der Zuschlag an sich ist, hängt jedoch vom Willen und der Erfahrung des Leiterplattenherstellers ab. Ist nichts anders vereinbart, ist für eine worst- case Annahme weiterhin vom Wert 1 auszugehen. Beispiel: Breite einer Leiterbahn oder Powerfläche für BGA Die Ausgangslage: 10-Lagen Multilayer (½ oz Kupferfolie) mit impedanzrelevantem Aufbau (mehrere Versorgungsebenen) und 100 µm Leiterbreite / Abstand. Aufgrund der Flutung auf den Versorgungsspannungen, entstehen zwischen Durchkontaktierungen Leitungskanäle, die typischerweise in der Breite einer einzelnen Leiterbahn entsprechen. Mit dem Ätzfaktor 1 ( worst-case ) reduziert sich die Leiterbreite von 100 µm auf 83 µm Breite. Prozentual gesehen bedeutet dies eine Reduzierung um 17 % auf nun noch 83 %. Eine vorherige Verbreiterung der Leiterbahnen (Ätzkompensation) innerhalb der Datenaufbereitung beim Leiterplattenhersteller verhindert diesen Effekt nicht. Die Leiterbreite läge dann näher am nominellen Wert. Ist der Zuschlag bekannt, könnte er mit einbezogen werden. Sind z. B. viele innenliegende BGA-Pins (z. B. GND 5 x 5-Pin-Raster) flächig anzuschließen, vervielfacht sich dieser Effekt. So könnten hier z. B. nur Pinzahl n-1 (= vier) Leitungskanäle verwendet werden. Für die worst-case -Betrachtung würde sich die Breite nicht mehr als Fläche, sondern aus nominellen Leiterzügen à 4 x 100 µm = 400µm, auf nun nutzbare 4 x 83 µm = 332 µm reduzieren. Ein weiterer Skalierungseffekt ergäbe sich bei einem Aufbau als Multilayer, bei dem die Spannungsflächen über mehrere Lagen verteilt sind. Entscheidend: Der Querschnitt Die erkannte Schichtdickenreduzierung bezog sich auf 1 oz Schichtdicke der Kupferfolie (35 µm). Im Multilayeraufbauten (ML) werden für Innenlagen typisch ½ oz Kupferfolien (17 µm) verwendet. Analog zu der vorangegangenen Betrachtung ergibt sich eine Kupferschicht von mindestens 11,4 µm (lt. IPC- 4562: (17,1 µm 10 %) - 4 µm Prozessverlust). Bezogen auf 17,5 µm sind das noch 65 % der nominellen Schichtdicke. Durch die Parallelschaltung mehrerer Leiterbahnen wird versucht, die Leiterbreite (Querschnitt) effektiv zu erhöhen. Der Ätzfaktor kann die Leiterbreite bei parallel geschalteten Leitungen auf 83 % reduzieren. Mit beiden Vektoren ist es möglich, den Leiterquerschnitt zu berechnen: Nominell errechnet sich für den angenommenen Multilayer mit ½ oz Innenlagen (z. B. drei davon als GND-Lagen) für 1,2 mm Gesamtbreite (12 Leiterzügen à 100 µm) ein Querschnitt von 0,021 mm 2. Das worst-case -Szenario (12 Leiterzüge à 83 µm) mit erlaubter Mindestkupferschichtdicke von 11,4 µm ergäbe hingegen nur: 0,0113 mm 2. Im Ergebnis einer worst-case-betrachtung ist das nur noch etwas über 54 % des angenommenen Querschnittes! Temperatureigenschaften von Kupfer Der Werkstoff Kupfer besitzt wie alle Materialien temperaturabhängige Eigenschaften. Für unsere Betrachtung relevant ist der Temperaturkoeffizient (bei 20 o C) von 0, /K. In der Praxis erhöht sich der Eigenwiderstand der Leiterbahn bei steigender Umgebungstemperatur. Vereinfacht beschrieben steigt der Eigenwiderstand der Leiterbahn bei einer Umgebungstemperatur von 50 o C um 5 %, bei 80 o C um 10 % und bei 118 o C um 15 %. In der Fortführung des bisher skizzierten Beispiels ist der Bauraum der Leiterplatte um den µcontroller aus thermischer Sicht ein Hot Spot. D. h., während des Betriebs wird eine Temperatur von 80 o C angenommen, die auch auf die Leiterplatte eingeprägt wird. Zusammen mit den bisherigen Annahmen verknüpft, könnte die worst-case-betrachtung wie folgt aussehen: Um die gleiche Menge Strom über den nominellen Leiterquerschnitt von 0,021 mm 2 zu transportieren, müsste dieser bei 80 o C um 10 % größer sein als bisher ausgerechnet: Das sind: 0,0231 mm 2. In der Praxis ergäbe sich jedoch folgendes Szenario. Der durch die Fertigung realisierte und innerhalb der Fertigungstoleranzen liegende Querschnitt von 0,0113 mm 2 würde sich entsprechend einem 0,0101 mm 2 Leiterquerschnitt verhalten. Verglichen mit dem Querschnitt nominell werden nur noch weniger als 50 % erreicht. Ist es immer so? NEIN! Allerdings muss aus verschiedenen Gründen, z. B. Produktentwicklungsstrategien oder 5

6 Schaltungsabsicherungen das sogenannte worst-case -Szenario betrachtet und bewertet werden! Zudem ist es wichtig, Strategien zu entwickeln, um den oben beschriebenen Effekten entgegenzuwirken. Im Bereich der Leistungselektronik - dort kann mit Dauerströmen jenseits der 50A rms (z. B. Wechselstrom: mehrere Phasen gleichzeitig) gerechnet werden - sind diese Betrachtungen ein Teil, um die geeignete Aufbau und Verbindungstechnologie auszuwählen. Im Hause Semikron ist dies eine allgemein gültige und anerkannte Vorgehensweise. Fazit Es sollte mit vorangegangenen Beispielen aufgezeigt werden, wie sehr durch verschiedene erlaubte Einflüsse vom idealen Leiterzugquerschnitt abgewichen werden könnte. Und das, obwohl sich alle Beteiligten im abgesicherten Rahmen der IPC-Richtlinien bewegen. Michael Schleicher, Firma Semikron GmbH Klaus Dingler Regionalgruppenleiter Berlin Quellen: Vortragsfolien Dr.Ove Schimmer, Firma Sequid GmbH Impedanzkontrolle auf Leiterplatten, Steckverbinder und Leitungen Vortragsfolien Michael Schleicher, Firma Semikron GmbH Darf s a bisser l mehr sein 6