Technologie Überblick Flash & Antifuse vs. SRAM. André Ehlert

Transkript

1 Technologie Überblick Flash & Antifuse vs. SRAM André Ehlert

2 Agenda > Abgrenzungsmerkmale Firm Error Kopierschutz Leistungsaufnahme Systemkosten Zusammenfassung

3 FPGA Allgemeiner Aufbau und Funktion FPGA besteht aus Logik Zellen für Realisierung der Funktionsgeneratoren Verbindungsnetzwerk um die Logik Zellen, RAM und I/Os miteinander zu verknüpfen RAM Speicher zur Zwischenspeicherung von Daten I/Os für die Ein- und Ausgabe von Daten Eine Konfiguration speichert den Zustand von Verbindungsnetzwerk I/Os Logik Zellen I/O Bank I/O Bank Logik Zellen Speicher I/O Bank I/O Bank RAM RAM RAM LC LC LC LC LC LC LC LC LC RAM RAM RAM I/O Bank I/O Bank Verbindungsnetzwerk I/Os I/O Bank I/O Bank 2005 Actel Confidential and Proprietary Date of Presentation 3

4 Verbindungsnetzwerk Technische Realisierung SRAM FPGA Flash FPGA Antifuse FPGA SRAM Speicherzelle (4-6 Transistoren) Flash Speicherzelle ( Transistor) Reprogrammierbar Reprogrammierbar Nicht Reprogrammierbar (OTP) 2005 Actel Confidential and Proprietary Date of Presentation 4

5 I/Os Technische Realisierung SRAM SRAM FPGA Flash Flash FPGA Antifuse FPGA 2005 Actel Confidential and Proprietary Date of Presentation 5

6 Aufbau Logik Zelle: SRAM Beispiel: Spartan (Xilinx) Lookup Tabellen (LUT) dienen der Implementierung von booleschen Funktionen SRAM Zellen werden für die Realisierung der LUT sowie für die innere Konfiguration der Logik Zellen verwendet 4 -Input LUT SRAM Logik Zelle* 0 D[3:0] 4 D[3:0] Q = Q 4 -Input NAND 4 LUT S 0 S *Vereinfachtes Blockschaltbild D Q SRAM Zelle Beispiel: Realisierung einer 4-Input NAND Logik 2005 Actel Confidential and Proprietary Date of Presentation 6

7 Aufbau Logik Zelle: Flash Beispiel: ProASIC3 Flash Speicherzelle Eine boolesche Funktion, ein Register oder ein Latch werden durch das Verdrahten von Gattern und Multiplexern innerhalb einer Versa Tile realisiert X3 X2 X Data CLK Enable CLR LUT 3 LUT 3 Equivalent Equivalent oder Register Register Y Y 2005 Actel Confidential and Proprietary Date of Presentation 7

8 Aufbau Logik Zelle: Antifuse Beispiel: Axcelerator Logik Zelle Logik Zellen bestehen aus K- und R-Zellen Boolesche Funktion werden in K-Zellen realisiert Register werden durch R-Zellen realisiert Kombinatorische Zelle (K-Zelle) Register Zelle (R-Zelle) D0 D2 DB A0 A Y D D3 B0 B DIN DCIN CKS S S0 Y CKP + HCLKA/B/C/D CLKE/F/G/H Internal Logic GCLR GPRE CLR PRE Beispiel: Axcelerator 2005 Actel Confidential and Proprietary Date of Presentation 8

9 SRAM Speicherzelle 4-6 Transistoren speichern ein Bit SRAM Speicherzelle A Programmierung Aktivierung der Adressleitung A Anlegen des Eingangswert B Inverter kippen in vorgegebenen Zustand Lesen Nach dem Deaktivieren bleibt der Zustand erhalten Verbindungsnetzwerk Ausgang Q treibt einen Schalttransistor Input/Output Ausgang Q treibt einen Schalttransistor Logik Zelle (Look Up Table) Ausgang Q definiert Speicherzustand in einer LUT-Zelle B 4-6 CMOS Transistoren drain n gate Oxid p Q n source 2005 Actel Confidential and Proprietary Date of Presentation 9

10 FLASH Speicherzelle Ein Transistor speichert ein Bit Programmierung Elektronen werden in das FG gezogen (Lawineneffekt) Schwellspannung des Transistors wird verschoben Bei einem H-Pegel am Gate sperrt der Transistor (B = ) A A 2 V B V DD B R R D D 2 V 0 V G G S S Programmierung 2 V D 2 V D n n FG FG G 2 V n p G 0 V n - p Löschen Elektronen werden durch Tunneleffekt vom FG abgesaugt Schwellspannung des Transistors liegt wieder bei Core-Spannung Bei einem H-Pegel am Gate leitet der Transistor (B = 0 ) Lesen Ausgang B treibt einen weiteren Schalttransistor Zustand des FG bestimmt den Schaltzustand Löschen S S 2 V 2005 Actel Confidential and Proprietary Date of Presentation 0

11 Antifuse Programmierung Isolierschicht wird durch Anlegen einer Programmierspannung durchgebrannt Dadurch wir dauerhaft ein niederohmiger elektrischer Kontakt hergestellt Programmiervorgang ist irreversibel, d.h. Löschen bzw. Reprogrammierung ist nicht mehr möglich (OTP) Metall 3 Metall Metall 2 Antifuse Silizium Beispiel: M2M (Metal to Metal) Antifuse C Antifuse = ff R Antifuse = 25Ohm 2005 Actel Confidential and Proprietary Date of Presentation

12 Agenda Abgrenzungsmerkmale > Firm Error Kopierschutz Leistungsaufnahme Systemkosten Zusammenfassung

13 Firm Error Neutronenstrahlung steigt mit der Höhe (max. bei ca. 20km) In 0km Höhe ca. 50mal, in 20km Höhe ca. 600mal größer als auf Meereshöhe Strahlung auf Meereshöhe nicht vernachlässigbar Strahlung steigt vom Äquator zu den Polen hin an (6fach) Kleinere Prozessgeometrie empfindlicher gegenüber Neutronen -0 MeV Neutron Flux (n/cm 2 /s) -0 MeV Atmospheric Neutron Flux Flux Altitude Altitude (Thousands of feet) Relative System Soft Error Rate um 0.8um 0.3um 0.09um 0.05um Semiconductor Process Technology 2005 Actel Confidential and Proprietary Date of Presentation 3

14 Firm Error Soft Error : Ungewollte reversible Änderung des Inhalts einer Speicherzelle SRAM, DRAM Zellen FlipFlops gate drain Oxid n p energiereiches Neutron n source Soft Errors entstehen beim Auftreffen energiereicher Teilchen auf dem Chip (Neutronen, Ionen,...) Teilchen kommen von Radioaktive Isotope im Gehäuse (Verunreinigung) Kosmische Strahlung erzeugt in der Erdatmosphäre energiereiche Neutronen durch Kernreaktion. Diese Neutronen reagieren dann mit Si-Atomen im Chip. Firm Error : Soft Error tritt im FPGA Konfigurationsspeicher auf 2005 Actel Confidential and Proprietary Date of Presentation 4

15 Firm Error Einfluss auf die Konfiguration Logic Logic Module Module Routing Routing Matrix Matrix Incoming particle causes firm error in Logic Module Incoming particle causes firm error in Routing Matrix Firm error leads to... Firm error leads to... V CCA misconnected signal or function change misrouted signal or missing signal 2005 Actel Confidential and Proprietary Date of Presentation 5

16 Firm Error FIT-Raten Untersuchung von iroc Equivalent Functional Failure FIT Rates per Device FPGA Technology Ground-Level Applications Commercial Aviation Military Aviation Sea Level 5,000 Ft 30,000 Ft 60,000 Ft Actel AX000 M-Gate 0.5µm Antifuse No Failures Detected No Failures Detected No Failures Detected No Failures Detected Actel APA000 M-Gate 0.22µm Flash No Failures Detected No Failures Detected No Failures Detected No Failures Detected Actel A3P000 M-Gate 0.3µm Flash No Failures Detected No Failures Detected No Failures Detected No Failures Detected Xilinx XC2V3000 3M-Gate 0.5µm SRAM,50 FITs 3,900 FITs 70,000 FITs 540,000 FITs Xilinx XC3S000 M-Gate 90nm SRAM 320 FITs,00 FITs 47,000 FITs 50,000 FITs Altera EPC20 M-Gate 0.3µm SRAM 460 FITs,600 FITs 67,000 FITs 220,000 FITs Altera EP2C20 *Quelle: M-Gate iroc Report Seite 90nm 4 Tabelle SRAM FITs 2,400 FITs 03,000 FITs 330,000 FITs Altera EP2S30 2M-Gate 90nm SRAM,500 FITs 5,200 FITs FIT (Failure in Time): Anzahl der Fehler in 0 9 Stunden Akzeptierte FIT Raten für kommerzielle Anwendungen: FIT < 00 Akzeptierte FIT Raten für industrielle Anwendungen: FIT < ,000 FITs 70,000 FITs 2005 Actel Confidential and Proprietary Date of Presentation 6

17 Agenda Abgrenzungsmerkmale Firm Error > Kopierschutz Leistungsaufnahme Systemkosten Zusammenfassung

18 Sicherheitsklassen Klasse Nicht sicher, ohne großen Aufwand kopierbar SRAM FPGAs, Gate-Arrays (Semi Customer) Unprogrammierter Antifuse Klasse 2 Nur mit hohem Geräte- und Zeitaufwand kopierbar Kein Rücklesemechanismus für Flash & Antifuse Flash: Flash Transistoren liegen unter 7 Metallisierungsebenen. Speicherzustand der Floating Gates schwierig zu erfassen Antifuse: Klasse 3 Nur 3-5% der bis zu 50 Millionen Antifuses werden für ein Design genutzt In Speziallabors mit sehr hohem Zeitaufwand kopierbar Standardzellen ICs (Full Customer) Programmierter Antifuse 2005 Actel Confidential and Proprietary Date of Presentation 8

19 Flash & Fuse Lock Flash: 2 verschiedene Security Mechanismen Key-Lock Benutzerdefinierter Schlüssel (28 Bit) Programmieren, Löschen und Verifizieren nur mit 28 Bit Schlüssel Permanent Lock Bauteil kann weder ausgelesen noch reprogrammiert werden (OTP) Antifuse (OTP): Fuse-Lock Bauteil kann weder verifiziert noch über Debugschnittstelle getestet werden 2005 Actel Confidential and Proprietary Date of Presentation 9

20 AES im ProASIC3 Plain Text Libero AES Encryption Neben Flash Lock verfügt die ProASIC3/E Familie zusätzlich über AES Entschlüsselung Source Cipher Text Die Konfigurationsdaten können durch einen vom Anwender frei wählbaren 28 Bit Schlüssel verschüsselt werden Opt. Opt. 2 TCP/IP Internet Opt. 3 Die Konfigurationsdaten werden im Baustein durch den vorher vereinbarten AES Schlüssel wieder entschlüsselt AES Decrypt Im Baustein ist hierzu ein dedizierter AES Decoder integriert FROM FPGA Core FPGA und FROM können unabhägig mit AES programmiert werden 2005 Actel Confidential and Proprietary Date of Presentation 20

21 Agenda Abgrenzungsmerkmale Firm Error Kopierschutz > Leistungsaufnahme Systemkosten Zusammenfassung

22 Einschaltstrom 2A Einschaltstrom SRAM FPGAs SRAM Flash Strom Versorgungsspannung Frequenz Abhängig Konfiguration SRAM FPGAs <0 ma Static Zeit/Frequenz 2005 Actel Confidential and Proprietary Date of Presentation 22

23 Live At Power Up ProASIC3: A3PE600 Spartan 3: XC3S200 FPGA Output Active Immediately after voltage trigger Vcc min FPGA Output Active >200ms Voltage trigger Live At Power Up ProASIC3 aktiv innerhalb <0µs SRAM Bausteine benötigen > 200 ms 2005 Actel Confidential and Proprietary Date of Presentation 23

24 Statische Verlustleistung: Temperaturvergleich 000 Statische Verlustleistung (25C vs 85C) Statische Verlustleistung (mw) Spartan3-85C A3PE - 85C Spartan3-25C 00 A3PE - 25C Logik Element (equivalent) 2005 Actel Confidential and Proprietary Date of Presentation 24

25 Aktive Verlustleistung Active Power Comparison - Real Designs (mw) Design Design 2 Design 3 Design 4 Design 5 Design 6 Design 7 PA3 Cyclone2 Max2 Spartan3 XP Eclipse Actel Confidential and Proprietary Date of Presentation 25

26 Agenda Abgrenzungsmerkmale Firm Error Kopierschutz Leistungsaufnahme > Systemkosten Zusammenfassung

27 System Kosten: SRAM FPGA Processor OSC. Clock Chip Clock Clock chip chip required required because because FPGA FPGA PLL PLL not not LAPU LAPU Brown-out Brown-out detector detector & power power sequencer sequencer.2v.2v +-5% +-5% (60mV) (60mV) Reset Reset Controller Controller needed needed for for system system initialization initialization Memory Memory Memory Memory Reset Controller SRAM FPGA CPLD PROM Power Supervisor PROMs PROMs needed needed to to provide provide programming programming CPLD CPLD needed needed for for SRAM SRAM configuration configuration /Supervisory /Supervisory 2005 Actel Confidential and Proprietary Date of Presentation 27

28 System Kostenost: NVM FPGA Processor No No additional additional unit unit cost cost for for LAPU LAPU FPGA FPGA NVM FPGA No No Clock Clock chip chip required required use use LAPU LAPU PLL PLL No No Brown Brown out out detector detector & power power sequencer sequencer required required No No PROMs PROMs needed needed to to provide provide programming programming Memory Memory Memory Memory No No Reset Reset Controller Controller needed needed No No CPLD CPLD needed needed for for SRAM SRAM configuration configuration /Supervisory /Supervisory 2005 Actel Confidential and Proprietary Date of Presentation 28

29 Agenda Abgrenzungsmerkmale Firm Error Kopierschutz Leistungsaufnahme Systemkosten > Zusammenfassung

30 Zusammenfassung Vorteile Flash und Antifuse Firm Error Immun Immun gegen Neutronen und Alpha Strahlung Keine Firm Errors von iroc beobachtet Designschutz Flash/Fuse-Lock: Verhindert Zugriff auf Baustein AES: Konfigurationsdaten werden verschlüsselt Leistungsaufnahme Geringer Einschaltstrom (<0mA) und statische Verlustleistung Extrem geringer dynamischer Leistungsverbrauch bei Antifuse FPGA (Antifuse Switch < 25Ohm) Systemkosten LAPU Eigenschaft benötigt keine weiteren Komponenten (Flash/EPROM, CPLD,..) und spart PCB Fläche 2005 Actel Confidential and Proprietary Date of Presentation 30