1.4 Mikroelektronik - Verfahren zur Chipherstellung RAM

Transkript

1 Technologien Technologien zur Erstellung von Halbleiterstrukturen Epitaxie: Aufwachsen von Schichten Oxidation von Siliziumoberflächen: SiO 2 als Isolator Strukturerzeugung durch Lithografie Dotierung des Kristalls durch Ionenimplantation oder Diffusion Ätzprozesse: Abtragen von Schichten [WE94] A. Mäder 44

2 Epitaxie Aufwachsen von Schichten an der Oberfläche des Einkristalls durch chemische oder physikalische Prozesse Homoepitaxie: Schicht und Substrat aus gleichem Material Heteroepitaxie: unterschiedliche Materialien Spannungen und Versetzungen im Kristall durch verschiedene Gitterkonstanten A. Mäder 45

3 Epitaxie (cont.) Unterschiedliche Verfahren Quellen und Transportmechanismen als Homoepitaxie: Aufwachsen von schwach dotiertem Silizium (p, n ) auf dem Wafer Flüssigphasenepitaxie / LPE (Liquid-Phase Epitaxy): Abscheidung aus einer Flüssigkeit, einer Schmelze A. Mäder 46

4 Epitaxie (cont.) Chemische Gasphasenabscheidung / CVD (Chemical Vapor Deposition): Chemische Reaktion mit, bzw. Abscheidung aus einem Gas Chipherstellung Siliziumdioxid polykristallines Si Siliziumnitrid A. Mäder 47

5 Epitaxie (cont.) A. Mäder 48

6 Epitaxie (cont.) Physikalische Gasphasenabscheidung / PVD (Physical Vapor Deposotion): Kondensation von Materialdampf Chipherstellung Metallisierung mit Al, Cu Oberbegriff für unterschiedlichste Verfahren je nach Art der Verdampfung, des Materialtransports... thermisches Verdampfen Elektronenstrahlverdampfen Sputtern (Zerstäuben) Molekularstrahlepitaxie A. Mäder 49

7 Epitaxie (cont.) Elektronenstrahlverdampfen für die Metallisierung A. Mäder 50

8 Epitaxie (cont.) Thermisches Verdampfen A. Mäder 51

9 Epitaxie (cont.) Sputtern A. Mäder 52

10 Epitaxie (cont.) Molekularstrahlepitaxie (MBE Molecular Beam Epitaxie) A. Mäder 53

11 Oxidation Thermische Oxidation Verfahren trocken nass Si + O 2 SiO 2 Si+2H 2 O SiO 2 +2H Temperatur [ C] Oxidation [nm/h] hoch niedrig Dichte wenige vermehrt Oxidladungen Gateoxid Feldoxid (Dickoxid) H 2 O 2 Verbrennung: hohes Schichtwachstum, wenig Oxidladungen verbraucht Silizium aus dem Substrat A. Mäder 54

12 Oxidation (cont.) Ofen für die thermische Oxidation Abscheideverfahren Sputter-Beschichtung, Silan-Pyrolyse,... dem Prozess muss Silizium zugeführt werden A. Mäder 55

13 Lithografie Übertragung von Strukturen durch einen Belichtungsprozess 1. Lack Auftragen (Aufschleudern) Positivlacke: hohe Auflösung MOS Negativlacke: robust, thermisch stabil A. Mäder 56

14 Lithografie (cont.) 2. Belichten Maskenverfahren: 1:1 Belichtung, Step-Verfahren UV-Lichtquelle Struktur direkt schreiben: Elektronen- / Ionenstrahl andere Verfahren: Röntgenstrahl- / EUV-Lithografie 3. Entwickeln, Härten, Lack entfernen je nach Lack verschiedene chemische Reaktionsschritte Härtung durch Temparatur... weitere Schritte des Planarprozess A. Mäder 57

15 Lithografie (cont.) Herstellung der Masken: fotochemischer Prozess, der Chromstrukturen auf einer Quarzplatte erzeugt Pattern-Generator belichtet Quarzplatte Abbildung mechanischer Blenden Licht aus Laser-Blitzquellen direkte Belichtung mit Elektronenstrahl Ergebnis: Maske eines Chips im Maßstab 5:1 Reticle Step-and-Repeat Verfahren erzeugen die Wafermaske wiederholte Abbildung und Verkleinerung Ergebnis: Maske eines Wafers A. Mäder 58

16 Lithografie (cont.) Laser Patterngenerator A. Mäder 59

17 Lithografie (cont.) Elektronenstrahlschreiber A. Mäder 60

18 Lithografie (cont.) Maske: Substrat mit Chromstruktur A. Mäder 61

19 Lithografie (cont.) optische Lithografieverfahren 1:1 Belichtung: Maskeninhalt entspricht Wafer + kostengünstig, hoher Durchsatz Justierprobleme bei Scheibenverzug Vakuumkontakt Auflösung: < 0,6 µm Defektdichte: hoch, mechanische Beschädigung Abstandsbelichtung Abstand: µm Auflösung: 2-3 µm Defektdichte: gering Projektionsbelichtung: direkte Abbildung oder über Wafer-Scan Auflösung: < 0,8 µm Defektdichte: gering A. Mäder 62

20 Lithografie (cont.) Step-Verfahren: Maskeninhalt entspricht Chip + Auflösung, Justierung Durchsatz A. Mäder 63

21 Universität Hamburg Lithografie (cont.) Step-and-Repeat Step-Scan Abbildungsmaßstab: 1:1 bis 1:5 Auflösung: 0,6 µm bis < 0,1 µm (1:5) Defektdichte: sehr gering extrem aufwändige Anlagen Positioniergenauigkeit Temperaturausgleich Kosten: mehrere Mio. A. Mäder 64

22 Lithografie (cont.) Waferstepper A. Mäder 65

23 Lithografie (cont.) Probleme der optischen Lithografie Auflösung abhängig von der Wellenlänge a = k 1λ NA λ : Wellenlänge k 1 : f(kohärenzgrad des Lichts, optische Eigenschaften) NA : numerische Apertur a 0, 5µm (λ = 400nm) Tiefenschärfe abhängig von der Wellenlänge DOF = ± k 2λ NA 2 DOF ±800nm (λ = 400nm) kleinere Wellenlänge = höhere Auflösung geringere Tiefenschärfe Beugungs- / Reflexionseffekte A. Mäder 66

24 Lithografie (cont.) Optimierungen kurzwelliges Licht, bis 193 nm Phaseneffekte ausnutzen: Phase-Shifting Masken Strukturgrößen kleiner als Lichtwellenlänge nichtaxiale Belichtung Mehrlagen-Resist: mehrlagiger Aufbau der Fotoschicht Glättung der Oberfläche reflexionsvermindernde Schichten A. Mäder 67

25 Lithografie (cont.) Intel: Lithography Roadmap A. Mäder 68

26 Lithografie (cont.) weitere Lithografieverfahren Röntgenstrahlbelichtung + Auflösung Strahlungsquelle (Synchrotronstrahlung), Maskenmaterial (Gold) Elektronenstrahlschreiben für Kleinstserien: Prototypenfertigung + Auflösung, keine Masken Durchsatz A. Mäder 69

27 Lithografie (cont.) A. Mäder 70

28 Lithografie (cont.) Ionenstrahlbelichtung + Auflösung, keine Masken Durchsatz A. Mäder 71

29 Lithografie (cont.) Extrem UV Scanner (EUV) reflektive Masken zukünftige Technologie (Planung Intel: 32nm in 2009) A. Mäder 72

30 Lithografie (cont.) Intel EUV-Testanlage A. Mäder 73

31 Dotierung Fremdatome in den Siliziumkristall einbringen Diffusion Diffusionsofen ähnlich CVS-Reaktor gaußförmiges Dotierungsprofil Konzentration der Dotieratome nimmt ab A. Mäder 74

32 Dotierung (cont.) Ionenimplantation Beschuss mit Ionen Beschleunigung der Ionen im elektrischen Feld Über die Energie der Ionen kann die Eindringtiefe sehr genau eingestellt werden Temperung notwendig: Erhitzen des Einkristalls zur Neuorganisation des Kristallgitters A. Mäder 75

33 Dotierung (cont.) Ionenimplantation A. Mäder 76

34 Ätztechnik Verfahren nasschemisch: mit flüssiger Säure Plasma- / Barrelätzen: reaktive Radikale durch Gasentladung Reaktives Ionenätzen Sputterätzen: rein physikalisches Verfahren Ätzprofile: A = 1 v l v v lateral/vertical isotrop: gleichmäßig in alle Richtungen Mikroelektronik anisotrop: mit Vorzugsrichtung Mikromechanik Abhängig von: Verfahren, Ätzmittel, Kristallorientierung... A. Mäder 77

35 Ätztechnik (cont.) Ätzlösung für dünne Schichten (Mikroelektronik) A. Mäder 78

36 Planarprozess Der zentrale Ablauf bei der Herstellung von Mikroelektronik Ermöglicht die gleichzeitige Fertigung aller Komponenten auf dem Wafer Schritte 1. Vorbereiten / Beschichten des Wafers: CVD, Aufdampfen, Sputtern Strukturieren durch Lithografie 3. Übertragen der Strukturen durch Ätzprozesse 4. Modifikation des Materials: Dotierung, Oxidation 5. Vorbereitung für die nächsten Prozessschritte... A. Mäder 79

37 Planarprozess (cont.) A. Mäder 80

38 Planarprozess (cont.) n + -Dotierung eines n-kanal Transistors 1. p-dotiertes Substrat oxidieren 2. Fotolack aufschleudern 3. Fotolithografie Struktur der Maske übertragen A. Mäder 81

39 Planarprozess (cont.) 4. Entwickeln 5. Fotolack entfernen 6. Ätzen des nicht geschützten SiO 2 z.b. mit gepufferter Flusssäure A. Mäder 82

40 Planarprozess (cont.) 7. Entfernen des Lacks Die Struktur ist in SiO 2 übertragen 8. Dotierungsschritt: Diffusion von Phosphor in nicht durch SiO 2 abgedecktes Substrat A. Mäder 83

41 Planarprozess (cont.) 8. Maskieroxid entfernen fertig... Je nach Art des MOS-Prozesses und der verwendeten Technologie wird der oben skizzierte Planar-Prozess bis zu 20 mal durchlaufen: für Dotierungen für Metallisierungen für Kontakte A. Mäder 84

42 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien Abhängig von der Schaltungstechnik werden unterschiedliche Logikfamilien unterschieden. Bipolar-Schaltungen: RTL, DTL, TTL, I 2 L, ECL nur noch für spezielle Anwendungszwecke: Schnittstellen... stromgesteuert höhere Leistungsaufnahme kaum taktabhängig MOS-Schaltungen: NMOS, CMOS, BiCMOS Rechnertechnologie: CMOS spannungsgesteuert geringer statischer Verbrauch Gate-Kapazitäten umladen taktabhängig!!! geringer Flächenbedarf Aktuelle MOS-Schaltungstechniken werden später detailliert beschrieben hier kurz die Bipolar-Logikfamilien (historisch) A. Mäder 85

43 Universität Hamburg 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien (cont.) RTL Resistor-Transistor Logic: Inverter, NAND, NOR Widerstände verknüpfen, Verstärkung mit Transistoren in den 50er Jahren von TI entwickelt erste Apollo Technik A. Mäder 86

44 Universität Hamburg 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien (cont.) DTL Diode-Transistor Logic: Inverter, NAND Dioden verknüpfen, Verstärkung mit Transistoren Anfang der 60er Jahre A. Mäder 87

45 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien (cont.) TTL Transistor-Transistor Logic: Inverter, NAND DTL Nachfolger: multi-emitter Transistoren statt Dioden ab 62, Boom bis 90er Jahre erste Serien Bauteile: 7400-Serie TI quasi -Standard Anwendungen: glue-logic, Mini- und Mikrocomputer (DEC, Data General, HP) A. Mäder 88

46 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien (cont.) A. Mäder 89

47 Universität Hamburg 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien (cont.) I 2 L Integrated Injection Logic: NAND ( a b) Logic ensteht durch wired-or mehrerer Ausgänge A. Mäder 90

48 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien (cont.) ECL Emitter Coupled Logic: Inv. + Buf., OR + NOR Differenzverstärker, konstanter Stromfluss Leistungsaufnahme Transistoren nicht im Sättigungsbereich Geschwindigkeit Ausgänge normal und negiert möglich früher: ALUs von Großrechnern A. Mäder 91

49 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM Schaltungstechniken / Logikfamilien (cont.) A. Mäder 92

50 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM MOS-Transistoren Theorie der MOS-Transistoren U GS < U P ; 0 U DS I D = 0 Sperren A. Mäder 93

51 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM MOS-Transistoren (cont.) U GS U P ; 0 U DS U GS U P Leiten, normaler Kanal I D = ε 0 ε µ W LD [(U GS U P )U DS 1 2 U2 DS ] U GS > U P ; U DS U GS U P I D = ε 0 ε µ W 1 LD 2 (U GS U P ) 2 Leiten, Kanalabschnürung Kennlinienfeld A. Mäder 94

52 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM MOS-Transistoren (cont.) Abstraktion für digitale Schaltungen n-kanal Transistor Elektronenleitung UGS > U P : Source an Gnd, positive Spannungen Gate Transistor Gnd 0 sperrt Vdd 1 leitet p-kanal Transistor Löcherleitung U GS < U P : Source an Vdd, negative Spannungen Gate Transistor Gnd 0 leitet Vdd 1 sperrt A. Mäder 95

53 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM NMOS-Schaltungen Beispiel: Inverter vdd R a Funktionsweise a gnd Hochohmiger Widerstand R R T.on R R R T.off Eingang Transistor Ausgang a = 0 sperrt über R mit Vdd verbunden = 1 a = 1 leitet über T mit Gnd verbunden= 0 A. Mäder 96

54 1.5 Mikroelektronik - Prozesse und Logikschaltungen RAM NMOS-Schaltungen (cont.) Ausgang treibt Gate-Anschlüsse nachfolgender Gatter kapazitive Last schnelles Entladen über R T.on langsames Laden über R R Querstrom bei eingeschaltetem Gatter I = Vdd R T.on +R R vdd a gnd R a A. Mäder 97