VHDL - Technologische Grundlagen

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1 VHDL - Technologische Grundlagen Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg / 48

2 Gliederung Technologien Programmierbare Logikbausteine FPGA - Field Programmable Gate Array Einordnung von FPGAs und ASICs 2 / 48

3 Technologien Inhalt Vorstellung von Technologien mit denen Speicherverhalten oder z.b. das Setzen von Verbindungsleitungen realisiert werden kann 3 / 48

4 Antifuse irreversible Programmiertechnik Antifuse in unprogrammiertem Zustand sehr hochohmig Verbindung durch Programmierung hergestellt ONO: Spannungsimpuls (ca V), Problem: gleiche Ebene wie Transistoren Metall-Metall: platzsparender (zw. Metallebenen) 4 / 48

5 Antifuse Vorteile: geringer Platzbedarf, nicht flüchtig, immun gegen Störeinflüsse Nachteile: nur einmal programmierbar ungeeignet für Prototyping, Einsatz in Serienfertigung Gegenteil Fuses in unprogrammiertem Zustand leitend Verbindungen durch Programmierung zerstört Actel verwendete z.b. Antifuses für FPGAs nur zirka 2% der Verbindungen müssen gesetzt werden kürzere Programmierzeiten 5 / 48

6 EPROM Transistor mit Floating Gate Schwellspannung kann auf 2 Werte gesetzt werden Programmierung durch hohe Spannung zwischen Gate und Source/Substrat sowie Drain und Source/Substrat Elektronen im Kanal stark beschleunigt (hot electrons) durch Gate-Spannung schlüpfen einige Elektronen ins FG 6 / 48

7 EPROM Vorgang ist selbstlimitierend aufgeladenes FG verringert Gate-Source-Spannung Wirkung: mit aufgeladenem FG kann Transistor bei normaler Gatespannung (5V) nicht durchschalten Löschen: Bestrahlung mit UV-Licht Nachteil: dauert lange (20 min), IC in spezielles Löschgerät, Löschung nicht vollständig möglich (es bleiben Elektr. zurück) 7 / 48

8 EPROM-Speicherzelle durch FG zwei Schwellspannungen U th1 und U th2 einstellbar WL ausgewählt, dann Spannung U WL am Gate Verhalten: FG gelöscht U th1 < U WL 0 an Leseverstärker (Bitladung nach Precharge entladen) FG geladen U th2 > U WL 1 an Leseverstärker (Precharge nicht entladen) 8 / 48

9 EEPROM Vorteil gegenüber EPROM: elektrisches Löschen FLOTOX-Transistor (Floating Gate Tunneling Oxide) mit zusätzlichem Select Transistor Injektor im Drain-Bereich des FLOTOX-Transistors vor Programmierung muss Löschung erfolgen FG wird durch hohe Spannung zwischen Gate und Drain durch einen Tunnelstrom aufgeladen U th2 wird eingestellt 9 / 48

10 EEPROM nach Löschen liefern die Zellen eine 1 beim Auslesen Programmierung: Control Gate auf 0V gesetzt, Select Gate aktiviert, Source Schalter deaktiviert 14V an Bitleitung FG wird entladen U th1 (log. 0 ) 0V an Bitleitung FG wird nicht entladen U th2 (log. 1 ) 10 / 48

11 EEPROM-Speicherzellen Auslesen: erfolgt wortweise über WL und Auswahl-Transistor WL wird aktiviert, somit auch der Auswahl-Transistor der die Control Gates steuert FG geladen (log. 1 ), dann bleibt die 1 auf BL erhalten FG entladen (log. 0 ) dann wird BL entladen Wenn FG entladen (log. 0 ), dann ist FLOTOX-Trans. selbstleitend (U th1 < 0V ) deshalb ist der Select-Transistor notwendig 11 / 48

12 EEPROM-Speicherzellen Speicherdichte geringer als bei EPROM (2 Transistorzelle, Auswahltransistoren,...) es sind aber mehr Lösch-/Programmierzyklen möglich Datenhaltung um die 10 Jahre, aber anfällig gegen Strahlung Flash-Speicherzellen vereinigen Vorteile von EPROMs und EEPROMs nur 1-Transistorzelle, die elektr. löschbar ist "Flash": blockweises, schnelles Löschen bekannteste Technologie ist die ETOX-Zelle (Intel) 12 / 48

13 SRAM-Zelle U dd Q M3 M2 M5 Q M6 Realisierung mit Transistoren (evtl. Widerstände) flüchtig bistabile Kippglieder Latch-Funktion mit zwei kreuzgekoppelten Invertern 13 / 48

14 6-Transistorzelle SRAM-Transistorzellen Vorteile: hohe Störsicherheit, geringer Stromverbrauch Nachteil: hoher Platzbedarf 5-Transistorzelle Vorteile: weniger Platzbedarf, geringer Stromverbrauch Nachteil: geringere Störsicherheit, kein Differenzsignal 14 / 48

15 4-Transistorzelle zwei der Transistoren durch Widerstände ersetzt Vorteile: 1/3 kleiner als 6-Transistor-Zelle Nachteil: Ruhestrom der um Faktor größer ist Einsatz häufig 6-Transistorzelle, wegen niedriger Ruhestromaufnahme und hoher Störsicherheit Ausnahmen: hohe bis höchste Speicherdichte ist gefragt 15 / 48

16 Programmierbare Logikbausteine Inhalt Welche programmierbaren Logikbausteine gab es vor dem FPGA? Übersicht SPLD (Simple Programmable Logic Device) PLA (Programmable Logic Array) PAL (Programmable Array Logic) CPLD (Complex Programmable Logic Device) 16 / 48

17 PLA - Programmable Logic Array zur Umsetzung von booleschen Funktionen in disjunktiver Normalform (DNF), z.b. y = (a b) ( a b) PLAs bestehen aus einer UND- und einer ODER-Matrix beide Matrizen programmierbar UND-Matrix: beliebige Konjunktionen (Produktterme) negierter und nicht-negierter Eingänge ODER-Matrix verknüpft Produktterme zur DNF 17 / 48

18 PLA - Programmable Logic Array Abbildung vereinfacht dargestellt real soviele Leitungen in AND-/OR-Gatter wie Eingänge vorhanden sind Welche Funktionen werden hier realisiert? 18 / 48

19 PLA - Programmable Logic Array Lösung: y 0 = ( a 1 a 0 ) (a 1 a 0 ) y 1 = (a 1 a 0 ) 19 / 48

20 PLA - Programmable Logic Array PALs verwenden nur eine programmierbare UND-Matrix Nachteile: Produktterme nur einmalig verwendbar und Anzahl pro Ausgang beschränkt Vorteile: geringerer Platzbedarf, kürzere Verzögerungszeiten (heute im Nanosekundenbereich) Einsatz: Decoder, Schaltwerke 20 / 48

21 CPLD - Complex Programmable Logic Device entwickelt für komplexere Funktionen Idee: mehrere PLA-, PAL-Strukturen auf einem Chip anordnen diese mit zentraler Schaltmatrix verbinden Beispiel: Xilinx XC9500 CPLD benutzt Flash-Technologie zur Programmierung bestehen aus mehreren Function Blocks (PAL-Funktionsblöcke, 2-16 Stck.) einer Switch Matrix I/O Blocks, die mit Switch Matrix gekoppelt sind 21 / 48

22 Xilinx XC9500 CPLD 22 / 48

23 Xilinx XC9500 CPLD Function Block 36 Eingänge, 16 Ausgänge, 90 Produktterme Produktterme können auf 18 Makrozellen geschaltet werden Makrozelle enthält ein Flip-Flop ein "Product Term Allocator"(nur 5 Terme fest zugeordnet) Takt, sowie Reset können global oder lokal erzeugt werden Flip-Flop umgehen für kombinatorische Funktion Rückkopplungen ohne Switch Matrix möglich, für schnelle Zähler (bis zu 100 MHz) Einsatzgebiete CPLD schnelle, steuerflussorientierte Anwendungen (Schaltwerke, Zähler, Decoder) 23 / 48

24 Makrozelle Xilinx XC9500 CPLD 24 / 48

25 FPGA - Field Programmable Gate Array Übersicht Prinzipieller Aufbau Eigenschaften und Einsatzgebiete FPGA zur Vorlesung - Spartan3E-1200 Trends der FPGA-Entwicklung Hersteller und Typen 25 / 48

26 Prinzipieller Aufbau Basiszellen haben geringere Komplexität als bei CPLD (feingranular) sind in regelmäßiger Feldstruktur auf dem Chip angeordnet 26 / 48

27 Prinzipieller Aufbau Konfigurationsspeicher bestimmt Funktionalität der Verbindungen Logikzellen Realisierung mit SRAM, Antifuse, / 48

28 Prinzipieller Aufbau segmentierte Verbindungsstruktur mit horz./vert. Kanälen (keine zentralen Schaltmatrizen) Basiszelle: CLB (Configurable Logic Block), [bei ALTERA LAB (Logic Array Block)] unterschiedliche Realisierungen für CLBs: XILINX, ALTERA: LUT (Look Up Table), SRAM-basiert ACTEL, QUICKLOGIC: Multiplexer-Realisierung, Antifuse-basiert ACTEL, LATTICE: Flash-basiert verschiedene zusätzliche Komponenten im FPGA integriert (IOB, BRAM, Clock-Manager, Multiplizierer,...) 28 / 48

29 Eigenschaften Vorteile: Flexibilität, Parallelität, beliebig oft konfigurierbar (bis auf Antifuse-Lösungen), dynamische und partiell dynamische Rekonfigurierung Nachteile: geringere Logikdichte als ASIC, dadurch höhere Verzögerungszeiten, hohe Leistungsaufnahme, teuer Einsatzgebiete vorrangig im Prototyping-Bereich zunehmend in eingebetteten Systemen (Datenverarbeitung, Kommunikation) Einsatz häufig auch als Coprozessor 29 / 48

30 FPGA zur Vorlesung - Spartan3E-1200 Spartan3E der Fa. Xilinx, 1200K Systemgatter??? (NAND2) 2168 CLBs, sowie 504K BlockRAM 30 / 48

31 FPGA zur Vorlesung - Spartan3E-1200 CLB enthält vier miteinander verbundene Slices 31 / 48

32 FPGA zur Vorlesung - Spartan3E-1200 SLICEM - für Logik- und Speicherfunktionen SLICEL - für Logikfunktionen 32 / 48

33 FPGA zur Vorlesung - Spartan3E SLICE besteht prinzipiell aus 2 LUTs und 2 FFs (neuere Versionen 4/4) zusätzliche Multiplexer für z.b. Kombination von LUTs zu höherwertigen Funktionen 33 / 48

34 FPGA zur Vorlesung - Spartan3E / 48

35 FPGA zur Vorlesung - Spartan3E-1200 LUT (Look Up Table) hat zw. 4-6 Eingänge zur Realisierung von Gatterfunktionen (Kombinatorik) kleiner RAM mit k Adressen und 2 k Speicherplätzen (auch direkt als verteilter RAM verwendbar) 35 / 48

36 FPGA zur Vorlesung - Spartan3E-1200 Verknüpfen der CLBs über programmierbare Verbindungen diese erhöhen jedoch die Verzögerungszeiten Zielkonflikt der Hersteller: möglichst viele Verbindungen, aber geringe Verzögerungszeiten Einsatz segmentierter Verbindungsarchitekturen lokale Verbindungen in den Basiszellen kurze Verbindungen zw. benachbarten Basiszellen verknüpfbare Leitungssegmente unterschiedlicher Länge (für globale Verbindungen) Verzögerungszeiten nicht vorhersagbar (während des Routing abgeschätzt) 36 / 48

37 FPGA zur Vorlesung - Spartan3E-1200 Segmentierte Verbindungsstruktur 37 / 48

38 FPGA zur Vorlesung - Spartan3E-1200 Switch Matrix: C-Box und S-Box zusammengefasst 38 / 48

39 FPGA zur Vorlesung - Spartan3E-1200 Realisierung von PIPs (Programmable Interconnect Point) Spartan3E mit SRAM realisiert 39 / 48

40 FPGA zur Vorlesung - Spartan3E-1200 I/O-Blöcke (IOB) auf dem Chip mit jeweils einem Pad verbunden Pads über Bonddrähte mit Pins des FPGA-Gehäuses verbunden intern über Schaltmatrizen angebunden IOB-Funktionen uni- oder bidirektionale IOBs möglich enthalten DFFs, z.b. wichtig für best. Busprotokolle/Interfaces (PCI, DDR) Anpassung an verschiedene I/O-Standards (von 1.2V-3.3V) programmierbare Pullup- und Pulldown-Widerstände 40 / 48

41 FPGA zur Vorlesung - Spartan3E / 48

42 Trends der FPGA-Entwicklung Trend zu System-on-Chip Lösungen (SoC) Integration von Mikroprozessorkernen, Schnittstellen, Speichern, Bussystemen oder Signalverarbeitungseinheiten Paradigmen-Wechsel von programmierbaren Schaltungen hin zu programmierbaren Systemen 42 / 48

43 Hersteller und Typen XILINX und ALTERA sind die FPGA-Veteranen (> 80% Marktanteil) im "High-End Bereich" im Low-Cost Bereich Vielzahl anderer Wettbewerber, wie LATTICE, ACTEL und ATMEL versuchen durch spezielle Funktionen und niedrige Preise hervorzustechen ATMEL ATK40KAL: als rekonf. Coprozessor gedacht, LUT-basiert, Basiszellen über 8-er Nachbarschaft gekoppelt FPSLIC: Field Programmable System Level Integrated Circuit, Kombination aus AVR-Core und FPGA-Architektur 43 / 48

44 Hersteller und Typen ACTEL Bereiche: portable mediz. Anwendungen, Industrie IGLOO: flashbasierte sehr kleine Low-Power FPGAs, wenige mw Leistungsaufnahme PROASIC3: ARM-Softcore-Unterstützung, AES-Decryption FUSION: integrierte ADC-Wandler RTAX: strahlungstolerant, für Anwendungen in der Raumfahrt Lattice LatticeECP3: Low-Power, SERDES-Kanäle bis 3.2 Gbps (z.b. füer GbE, PCIe,...), AES-Decryption, MAC-Einheiten integriert LatticeXP2: Low-Cost, flash-basiert, DDR/DDR2 Interfaces mit bis zu 200 MHz 44 / 48

45 Hersteller ALTERA Cyclone-Serie (Low-Cost, Low-Power) intergrierte Memory Blocks (bis 1MB) 18x18 Multiplizierer (bis zu 396) NIOS II Softcore Prozessor + IPs Anwendungen: Automobil, Industrie, Multimedia, Militär,... Arria-Serie (Mid-Range) u.a. High-Speed Transceiver bis 3.75 Gbps, PCIe Schnittstelle Stratix-Serie (High-Performance) mit 11.3 Gbps TransceiverSwitch Matrix DDR3 Ansteuerung mit 533 MHz möglich Anwendungsbereiche vorallem Kommunikation, Signalverarbeitung, ASIC-Prototyping (HardCopy Series) 45 / 48

46 Hersteller XILINX Spartan-Serie (Low-Cost, Low-Power) enthält neben CLBs und I/Os integrierten BlockRAM, DSP-Einheiten, Clock-Manager neue Versionen mit Controller Blöcken für DDR-Ansteuerung High-Speed Transceiver für PCIe Virtex-Serie (High-Performance) High-Performance Variante mit aktuell 40 nm Technolgie Subfamilien LXT (Logik), SXT (Signalverarbeitung) und HXT (Kommunikation) ältere Varianten mit bis zu 4 PowerPC-Kernen (400 MHz) ab Virtex-6 Familie davon abgekommen neuere Versionen geplant mit ARM-Prozessoren (eigenständig) 46 / 48

47 Einordnung Programmierbarer Hardware 47 / 48

48 Literatur Datasheets Spartan-3E FPGA Family: Data Sheet (ds312.pdf) Spartan-3 Generation FPGA User Guide (ug331.pdf) Sparten-3 Generation Configuration User Guide (ug332.pdf) Buch Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs, Frank Kesel u. Ruben Bartholomä, 2. Auflage, Oldenbourg Wissenschaftsverlag GmbH, ISBN / 48

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