Boundary Scan Days 2013 Workshop Programmierstrategie. GÖPEL electronic GmbH 2013

Transkript

1 Boundary Scan Days 2013 Workshop Programmierstrategie GÖPEL electronic GmbH 2013

2 Programmierung von Bauelementen Microcontroller Programmierung (OnChipFlash) Ext. Flash Programmierung NOR, NAND, serieller Flash (I2C / SPI) PLD-/FPGA Programmierung IEEE 1532 SVF, JAM/STAPLE Boot-Flash JTAG/Boundary Scan 2

3 Ext. Flash Programmierung mit Boundary Scan 1. Voraussetzungen und Möglichkeiten 2. Umsetzung in System CASCON 3. Optimierung 4. praktische Beispiele JTAG/Boundary Scan 3

4 Boundary Scan Voraussetzungen und Möglichkeiten Voraussetzungen Ext NOR Flash über Boundary Scan IC erreichbar Alle Adress-, Daten- und Steuerleitungen müssen über Boundary Scan erreichbar sein Unterstützung aller Boundary Scan Hardware (PicoTAP/Scanbooster/Scanflex) Möglichkeiten Programmierung ext. NOR Flash Programmierung ext. NOR Flash mit Address Latch Ansteuerung Programmierung ext. SPI/I2C Flash Programmierung ext. NAND Flash (nur 1. Block und ID Code Verify) NOR FLASH IC1 Kernlogik On-Chip Flash Adressen Daten Steuerleitungen Speicher TDI BST Logik TDO TCK TMS JTAG/Boundary Scan 4

5 Boundary Scan Umsetzung in Cascon (1) Erstellung über AFPG Automated Flash Pattern Generator JTAG/Boundary Scan 5

6 Boundary Scan Umsetzung in Cascon (2) Erstellung über AFPG auch parallele Programmierung möglich Zeitersparnis bei Verwendung des Action Flow JTAG/Boundary Scan 6

7 BSP. Boundary Scan Double Flash mit Address Latch (1) Adressleitungen 2:25 besitzen keine direkte Boundary Scan Ansteuerung wie Datenleitungen Adressleitungen benutzen selbe Ansteuerung wie Datenleitung sind über einen typ. Address Latch Baustein geführt Anpassung des original BSDM (Boundary Scan Description Model) notwendig JTAG/Boundary Scan 7

8 BSP Boundary Scan Double Flash mit Address Latch (2) 1. Aufteilung der original Ansteuerung in 2 separate Zyklen um die Adressen am Latch anzulegen und Daten zum Flash zu schreiben original BSDM modifiziertes BSDM 2. Anpassung jeder einzelnen Action ersetzen von WRITEC mit WRITEA und WRITED JTAG/Boundary Scan 8

9 BSP Boundary Scan Double Flash mit Address Latch (3) 1. Manuell hinzugefügter LALE Pin für Adress-Latch Aktivierung 2. Konfiguration beider Flashes in einem Flash Test über AFPG JTAG/Boundary Scan 9

10 Cascon Boundary Scan Optimierung IC 4 Controller serieller Pfad der Daten geringe Geschwindigkeit (TCK) komplettes Nachstellen der Ansteuerung notwendig NOR Flash Adressen Daten Steuerleitungen X1 IC 1 IC 2 IC Core Logic Core Logic Core Logic TDI TAP TDO TDI TAP TDO TDI TAP TDO TCK TMS TCK TMS TCK TMS JTAG/Boundary Scan 10

11 Boundary Scan Optimierung Programmierzeit kann gesenkt werden wenn Externen Zugriff auf z.b. /WE gewähleistet wird die Scankette sollte möglichst kurz sein und der Flash nur mit einem BSCAN IC verbunden möglichst den BScan IC mit der höchsten TCK verwenden JTAG/Boundary Scan 11

12 Boundary Scan Umsetzung in Cascon (3) Erstellung über AFPG Automated Flash Pattern Generator JTAG/Boundary Scan 12

13 Boundary Scan Vergleich Zeiten mit unterschiedlicher Hardware Programmierung von 64K eines ext. NOR Flash über eine Boundary Scan Kette von 599 Zellen Controller 1MHz 10MHz 50MHz 80MHz PicoTAP (USB) 396,893 s 395,290 s n.u. n.u. Scanbooster (USB) 136,883 s 72,423 s n.u. n.u. SFX ASL A (USB) 88,458 s 19,360 s n.u. n.u. SFX ASL B (USB) 77,811 s 10,617 s 4,822 s n.u. SFX ASL C (USB) 76,643 s 9,213 s 4,512 s 4,318 s SFX PCI A 87,991 s 18,624 s n.u. n.u. SFX PCI B 78,020 s 9,435 s 3,932 s n.u. SFX PCI C 76,876 s 8,865 s 3,623 s 3,433 s n.u. nicht Unterstützt JTAG/Boundary Scan 13

14 Boundary Scan Optimierung durch komplette Ansteuerung über PIP Beispiel I2C EEPROM Programmierung von 128kByte: Boundary Scan Boundary Scan Kette mit 599 Zellen PIP SDA PIP1.0 / SCL PIP3.0 / WP GND Boundary Scan Zeit PIP Zeit (1MHZ TCK) Write Byte 12,509s 0,338s Write Page 2,926s 0,066s Verify Byte 9,307s 0,085s Verify Sequential Byte 2,324s 0,045s JTAG/Boundary Scan 14

15 Ext. Flash Programmierung mit ChipVORX 1. Die Herausforderung und Technischer Hintergrund 2. Das Arbeitsprinzip von ChipVORX 3. Umsetzung und Anwendgung in System CASCON 4. Ergebnisse in der Praxis JTAG/Boundary Scan 15

16 Technischer Hintergrund

17 BScan Flash Programmierung Problem bei der ext. Flash Programmierung: Ausführungszeit Warum? 1. Jeder Signalwechsel (= 1 DRSHIFT) erfordert das Schieben durch die komplette Scan Kette. 2. Die zu übertragende Datenmenge kann riesig sein. Boundary Register FPGA JTAG FPGA logic not used in test Cells used in test Cells not used

18 Wie lange dauert ein DRSHIFT? Summe der BScan Zellen x Periodendauer der TCK Frequenz Beispiel 1 BScan Register Länge = 1000 Zellen, TCK = 10 MHz ~ Zeit für 1 DRSHIFT: 1000 * 1/10 MHz = 1000 * 0.1µs = 100 µs Beispiel 2 BScan Register Länge = 1000 Zellen, TCK = 30 MHz ~ Zeit für 1 DRSHIFT: 1000 * 1/30 MHz = 1000 * 0.033µs = 33 µs = 3x schneller Hinweis: Für grobe Schätzung der Gesamtzeit genügt ein System Overhead von 5%

19 Wie beschleunigen? # 1 Erhöhung der TCK Frequenz # 2 Verwendung ext. PIP Kanäle (spart DRSHIFTs) # 3 Reduzierung von Register Längen # 1 Im Bereich MHz gut beherrschbar # 2 Macht Sinn für /WE oder alle Signale (2-3) bei seriellen Speichern # 3 unmöglich?

20 Andere Wege des Beschleunigens?

21 Was passiert bei ChipVORX? (1) Vor der Flash Programmierung wird eine IP (= ChipVORX Modell) in den FPGA geladen. Modell werden durch enge Kooperation mit Testonica für die unterschieldiche FPGA/CPLD Typen bereitgestellt Es ist so konfiguriert, die FPGA-Pins, die nur mit dem Flash verbunden sind, zu steuern. Das BScan-Register wird nicht verwendet. Das JTAG Port wird nur zum Transportieren der Daten benötigt. Das passiert mit kurzen DRSHIFT-Zyklen. Grundlage ist weiterhin ein Bibliotheksmodell (BSDL)

22 Was passiert bei ChipVORX? (2) JTAG Universal Flash Programming IP JTAG USER1 port FPGA Die lange BScan-Kette ist beim Transport nicht beteiligt. Nur ChipVORX Modell übernimmt Ansteuerung des ext. Angeschlossenen Flashes

23 Was ist der Gewinn mit ChipVORX?

24 Anforderungen an ChipVORX Nutzung Board Struktur: 1 Der Flash muss durch einen FPGA gesteuert sein (kein Prozessor). Der FPGA muss Teil der Scan Kette sein. 2 SFX Test Hardware 3 AFPG Lizenz 4 ChipVORX Lizenz für FPGA Familie

25 Anwendung von ChipVORX Projekt Library FPGA (BSDL Modell) Edit FLASH Device Configuration

26 Anwendung von ChipVORX Generate mit AFPG (Automated Flash Pattern Generator) Option die Entscheidet ob ChipVORX genutzt wird ist Use Accelerator (nur Verfügbar wenn ChipVORX Lizenz dem FPGA zugeordnet)

27 Unterstützte FPGAs Xilinx (alle neuen Devices) Spartan 3, Spartan 3A, Spartan 3AN, Spartan6 Virtex 4, Virtex 5, Virtex 6 Alte Familien (Virtex II / Spartan II) auf Anfrage Altera (alle neuen Devices) Arria GX, Arria II GX Cyclone, Cyclone II, Cyclone III, Cyclone IV Stratix, Stratix II, Stratix III, Stratix IV Lattice (alle neuen Devices) LatticeXP, LatticeXP2 LatticeEC, LatticeECP2, LatticeECP3 LatticeMachXO,MachXO2 Actel Devices werden auf Anfrage unterstützt Aktuelle Übersicht auf unserer Genesis Homepage! (

28 Zusammenfassung & Ausblick ChipVORX ist voll integrierter Bestandteil von CASCON ab Version Die Handhabung ist sehr einfach: - keine Änderung der Projekt-Struktur - keine Zuordnung zu anderen Library-Modellen - ChipVORX Modell ist nur für DS (Develop Station) Lizenz nötig ChipVORX ist eine offene Struktur, sie wird ständig erweitert. Mit ChipVORX ist ebenfalls eine parallele Programmierung mehrere Baugruppen möglich. (GANG Programming)

29 Ext. Flash Programmierung Mit VarioTAP 1. Die Herausforderung und Voraussetzung 2. Der Kerngedanke von VarioTAP 3. Umsetzung in System CASCON 4. praktisches Beispiel No JTAG/Boundary Scan 29

30 Die Herausforderungen und Voraussetzung für VarioTAP Programmierung von OCF (On-Chip Flash) Komplette Integration in bestehende Testsysteme Komplette Integration in vorhandene Boundary Scan Projekte Unkomplizierte Bedienung durch vorgefertigte Zugriffsmechanismen Geschwindigkeitserhöhung durch eine AT-Speed Zugriff Anwendbar auf ICs die keine Boundary Scan Funktionalität besitzen zusätzliche Debugschnittstellen (SWD, BDM ) anwendbar ausser JTAG Verfügbares Modell für den eingesetzten Micro Prozessor SFX Hardware JTAG/Boundary Scan 30

31 Herausforderung (1) Effiziente Programmierung von Flash Bausteinen Boundary Scan IC mit On-Chip Flash NOR FLASH IC1 Adressen Kernl logik On-Chip Flash Daten Steuerleitungen Speich her TDI BST Logik TDO TCK TMS NOR Flashes lassen sich mit Boundary Scan nicht effizient programmieren JTAG/Boundary Scan 31

32 Herausforderung (2) Bad Block Table Handling für NAND Flash Bausteine Boundary Scan IC mit On-Chip Flash IC1 NAND FLASH Adressen/Daten Kernl logik On-Chip Flash Steuerleitungen Speich her TDI TCK BST Logik TMS TDO NAND Flashes lassen sich über Boundary Scan nicht komplett programmieren. Lediglich eine Verifizierung des ID Codes ist möglich oder der 1. Block ist zu programmieren JTAG/Boundary Scan 32

33 Unterschiedliche Strukturen Interne sowie extern Flash Bausteine können nicht programmiert werden. µp Flash / RAM Baustein Flash Core Speich her TDI Debug Port TDO TCK TMS JTAG/Boundary Scan 33

34 Der Kerngedanke für jeden Typ gibt es ein Modell in Form einer DLL (CASCON Datei) In jedem Modell ist der Standard - Funktionsumfang des Chips hinterlegt Der Kunde muss die Modelle nicht selber entwickeln und ist damit sehr schnell und effizient Zur Erstellung von VarioTAP Tests gibt es automatische Tools ( AVTG Automatic VarioTAP Generator) Je nach Testumfang wird entsprechende Befehl aus dem Modell in den VarioTAP IC geladen Mit VarioTAP ist der Anwender in der Lage alles zu machen was der Chip kann (Modellumfang) JTAG/Boundary Scan 34

35 VarioTAP Kerngedanke In einem ersten Schritt wird ein spezieller Programmcode in den µp 1 laden. µp Nutzung des µp JTAG Debug Ports für die On- Chip Programmierung RAM Core TDI BST Logik TDO TCK TMS 1 Mikroprozessor JTAG/Boundary Scan 35

36 VarioTAP Kerngedanke Im Weiteren wird der Test Controller über die JTAG Schnittstelle gesteuert. µp Test Controller TDI BST Logik TDO TCK TMS JTAG/Boundary Scan 36

37 Technische Übersicht Caslan SFX-Controller TAP-Burst CAC-File Driver Emulationburst TDO SFX-TAP TDI JTA AG- TA AP Device A UUT Generator Function List VarioTAP Model Debug-Port IP MMU Bus Flash RAM Devices A µproc Devices B BScan VarioTAP BScan Scanpath construction JTAG- TAP Devices B JTAG/Boundary Scan 37

38 Die Umsetzung in System CASCON Der Test Controller wird über Funktionsaufrufe in CASLAN 1 gesteuert. Beispiel µp#1.program; <parameter> Funktionsumfang Programmieren/Verifizieren/Löschen von internen/externen Flashes Schreiben und Lesen von Registern Laden und Starten von eigenem Programmcode 1 GÖPEL Hochsprache für Boundary Scan Tests JTAG/Boundary Scan 38

39 Cascon im Caslan Programm können beliebig VarioTAP Befehle und Boundary Scan Befehle verwendet und kombiniert werden VarioTAP benutzt die gleichen Mechanismen wie andere Caslan Erweiterungen auch <DeviceName>.<Function>(<ParameterList>); komplette Integration in den Programmablauf keine zusätzliche Synchronisation notwendig JTAG/Boundary Scan 39

40 Cascon(Automated VarioTAP FISP)(1) Zuordnung des VarioTAP Modells erfolgt ebenfalls über die Funktion Special Functions im Edit Modus des BSDL Files. Übernahme mit einem erneuten Build Scanpath JTAG/Boundary Scan 40

41 Cascon(Automated VarioTAP FISP)(2) nach dem erstellen eines On-Chip-Flash Tests muss ein VarioTAP Bauelement ausgewählt werden. nach diesem einfachen AFPG GUI startet die Konfiguration, eine Pin-Zuweisung ist nicht notwendig. Mit Benutzung von AddAction können VarioTAP Funktionen des Modells ausgewählt werden JTAG/Boundary Scan 41

42 Cascon (Automated VarioTAP FISP)(3) der automatische VarioTAP FISP Generator benutzt die gleichen Elemente wie der Boundary Scan Flash Generator dieser besitzt die gleichen Eigenschaften um Programmierfiles und deren Parameter zu definieren der Unterschied ist nur die Ausfühung im VarioTAP-Model für interne Flashes wird nur das VarioTAP-Model Modell benutzt und kein ext. Flash Modell JTAG/Boundary Scan 42

43 Cascon (Automated VarioTAP FISP)(4) Beispiel für ext. NAND Flash Programmierung JTAG/Boundary Scan 43

44 VarioTAP CAP Core Assisted Programming Die Herausforderung Übertragung großer Datenmengen zum Prüfling Übertragungsraten bis 1 MByte/s Verwendung von JTAG und LAN Interface Die Voraussetzungen Prozessor muss Ethernet Protokoll unterstützen Ethernet-Schnittstelle (PHY) muss auf dem Prüfling direkt durch den Prozessor ansprechbar sein. Netzwerk Interface an Test-/Programmierstation muss verfügbar sein JTAG/Boundary Scan 44

45 Advanced Flash Programming SFX/ASL 1149 Controller Nutzung LAN Interface zur reinen Datenübertragung Tap 1 Tap 2 Tap 16 NOR µp #1 µp #2 UUT NAND PHY JTAG/Boundary Scan 45

46 Anwendung im Cascon mit dem AVTG JTAG/Boundary Scan 46

47 PLD-/FPGA ISP Programmierung 4 Möglichkeiten stehen für die CPLD / FPGA zur Verfügung 1. SVF (Standard Vector Format) Programmierung 2. JAM/STAPL Programmierung 3. IEEE 1532 In System Programmierung 4. BootFlash Programmierung über ChipVORX JTAG/Boundary Scan 47

48 PLD-/FPGA Programmierung 1. SVF (Standard Vector Format) Programmierung SVF Files (*.svf) werden aus der Entwicklungsumgebung des CPLD/FPGA erzeugt Standardformat wird über Cascon nur interpretiert und ausgeführt ein File kann Programmierinformationen mehrere Bausteine aus einer Kette enthalten Parallele Programmierung möglich JTAG/Boundary Scan 48

49 PLD-/FPGA ISP Programmierung 2. JAM/STAPL Programmierung JAM/STAPL Files (*.jam/*.stapl) werden aus der Entwicklungsumgebung des CPLD/FPGA erzeugt Standardformat wird über Cascon nur interpretiert und ausgeführt ein File kann Programmierinformationen mehrere Bausteine aus einer Kette enthalten Nur sequenzielle Programmierung möglich da Verzweigungen im File möglich JAM/STAPL File kann mehrere Funktionen enthalten (ID Verify, Program, Verify, Erase, Blank Check) JTAG/Boundary Scan 49

50 PLD-/FPGA ISP Programmierung 3. IEEE 1532 In System Programmierung (1) Standard zur In System Programmierung Definiert ISP Algorithmen u. beschreibt eine Software-Plattform für die Programmierung von PLDs und Speicherschaltkreise. Anweisungen, wie ein Baustein per IEEE 1532 zu programmieren ist, befinden sich im BSDL Modell die zu programmierenden Daten stellt ein *.ISC Datenfile Daten werden vom Bauelementehersteller bzw. von dessen Programmiertools erzeugt JTAG/Boundary Scan 50

51 PLD-/FPGA ISP Programmierung 3. IEEE 1532 In System Programmierung (2) Testtyp IEEE 1532 wird verwendet nur Anwendbar wenn BSDL entsprechende 1532 Erweiterung besitz beschreiben Programmier-Algorithmen JTAG/Boundary Scan 51

52 PLD-/FPGA ISP Programmierung 4. BootFlash Programmierung über ChipVORX neue BSDM Modell Description für Flash Beschreibung notwendig ChipVORX Modell übernimmt komplette Steuerung des BootFlash JTAG/Boundary Scan 52

53 Beispiel ESA Coach NAND µc SPI / I2C FPGA NOR JTAG/Boundary Scan 53

54 Vielen Dank für Ihre Aufmerksamkeit Jan Beret Applikation JTAG/Boundary Scan Phone: Fax: