ufgabe ufgabe : Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte) Hinweis: Die ufgabenpunkte. bis.4 können unabhängig voneinander gelöst werden! ei Multiple-Choice ufgaben können mehrere ntworten richtig sein. Falsche Kreuze führen zu Punktabzug!. Welche ussagen zum MOS-Transistor sind wahr? Die Wahl des Materials für die Gate-Metallisierung beeinflusst die Schwellspannung des MOS-Transistors. Die Dotierung des Substrates beeinflusst die Schwellspannung des MOS- Transistors. Ein Steigen der Temperatur führt zu höheren Ladungsträgerbeweglichkeiten, was die Transistorkenngrößen vergrößert..2 Welche Vorteile bietet der voll-kundenspezifische Entwurf? Es ist möglich die Verlustleistung der Schaltung zu optimieren. Die Chipfläche lässt sich minimieren. Kostengünstig bei kleinen Stückzahlen. Kurze Entwurfszeit durch programmierbare Logikblöcke..3 Sub-Threshold Ströme (I off ) in CMOS-Logik-Schaltungen können reduziert werden, indem die Threshold Spannungen erhöht werden. Dazu werden die ulk-potentiale wie folgt geändert: p-substrat erhöht reduziert n-wanne erhöht reduziert Integrierte Digitalschaltungen F08 - Seite von 2
ufgabe In bb.. ist das Layout eines CMOS-Inverters dargestellt. Das eingezeichnete Hilfsraster hat eine Gitterkonstante von 2 g. Der bstand g entspricht daher einem halben Kästchen des Hilfsrasters. Folgende Werte seien bekannt: Versorgungsspannung Spannung am Masseknoten Schwellspannung des n-kanal MOSFET Schwellspannung des p-kanal MOSFET NORMIERTE Transistorkenngrößen ( ) k = k L W U DD =,5 V U SS = U GND = 0 V U th,n = 300 mv U th,p = 450 mv k n = 3k p = 30 µ V 2 Die Kanallängenmodulation sei in der gesamten ufgabe zu vernachlässigen. bb..: Layout eines CMOS-Inverters Integrierte Digitalschaltungen F08 - Seite 2 von 2
ufgabe p-substrat -kanal -kanal bb..2: Querschnitt eines CMOS-Inverters.4 a) Vervollständigen Sie den Querschnitt eines Inverters aus bb..2! Geben Sie hierzu die rt der Dotierung aller Wannen und Diffusionsgebiete an und beschriften Sie alle nschlüsse (G, D, S, U DD, U SS, U E, U ). b) Kennzeichnen und beschriften Sie in bb.. die Weite W n und die Länge L n des n-kanal Transistors sowie die Weite W p und die Länge L p des p-kanal Transistors. c) Zeichnen Sie das Schaltbild zum Layout aus bb... Lesen Sie die Kanalweiten und die Kanallänge aus dem Layout ab! Warum besitzen die Transistoren unterschiedliche Weiten? d) Die ulk-nschlüsse der Transistoren (n-wanne und p-substrat) sind in bb.. noch nicht kontaktiert. Fügen Sie jeweils einen Kontakt (siehe Legende) hinzu, sodass der Inverter korrekt angeschlossen ist..5 Im Folgenden soll die Eingangsspannung U schalt des Inverters aus bb.. im Umschaltpunkt berechnet werden. a) Welche Zusammenhänge zwischen den beiden Drainströmen sowie zwischen Eingangs- und usgangsspannung gelten im Umschaltpunkt? b) Zeigen Sie, ob in jedem Fall sichergestellt werden kann, dass sich im Umschaltpunkt beide Transistoren im bschnürbereich befinden. c) erechnen Sie unter diesen Voraussetzungen U schalt sowohl allgemein als auch nummerisch. Integrierte Digitalschaltungen F08 - Seite 3 von 2
ufgabe d) Skizzieren Sie qualitativ richtig die Übertragungskennlinie des Inverters in bb..3 und kennzeichnen Sie U schalt sowie die Punkte, an denen einer der Transistoren seinen rbeitsbereich wechselt. e) us welchen nteilen setzt sich die Verlustleistung eines CMOS-Inverters zusammen? Erklären Sie jeweils kurz die Ursache dieser Komponenten (ohne Rechnung)! 500 200 U [mv] 900 600 300 0 0 300 600 900 200 500 U [mv] bb..3: Übertragungskennlinie eines CMOS-Inverters E Integrierte Digitalschaltungen F08 - Seite 4 von 2
ufgabe Zusatzblatt zur ufgabe Integrierte Digitalschaltungen F08 - Seite 5 von 2
ufgabe 2 ufgabe 2: CMOS-Logik (25 Punkte) Diese ufgabe beschäftigt sich mit dem in bb. 2. dargestellten System, welches in der Kryptographie eingesetzt werden kann. Wesentlicher estandteil ist ein Schieberegister, welches eine Rückkopplung aus ND- und XOR-Gattern besitzt und eine zufällige itfolge erzeugt. Zur Verschlüsselung einer itfolge (Klartext) wird diese mit der Zufallsfolge XOR-verknüpft. Der Schlüssel wird dabei durch die Struktur des Rückkopplungsnetzwerks vorgegeben und durch die Programmierung der Speicherzellen eingestellt. nmerkung: Die beschriebene itstrom-verschlüsselung ist zwar höchst unsicher, aber einfach zu realisieren und für hohe Datenraten geeignet. Rückgekoppeltes Schieberegister φ Klartext FF Speicher Zelle & FF Speicher Zelle & FF Speicher Zelle & FF Speicher Zelle & Zufalls folge = Geheimtext = = = bb. 2.: Kryptographische nwendung eines Schieberegisters. 2. Das System aus bb. 2. erzeugt einen verschlüsselten itstrom (Geheimtext) mit einer Datenrate von maximal 2 Gbit/s. Für die verwendeten Gatter gilt: FF: Setup-Zeit t SU = 75 ps Halte-Zeit t H = 35 ps Verzögerungszeit t φ Q = 50 ps ND: Verzögerungszeit t ND = 84 ps erechnen Sie die Gatterlaufzeit der verwendeten XOR-Gatter! 2.2 Nun werden mögliche Realisierung für die Logik-Gatter betrachtet. a) Zeichnen Sie auf Transistorebene das Pull-Down-Netzwerk eines XOR-Gatters in statischer CMOS-Technik! Hinweis: Sie können davon ausgehen, dass die Eingangssignale ebenfalls in negierter Form ( und ) zur Verfügung stehen. Integrierte Digitalschaltungen F08 - Seite 6 von 2
ufgabe 2 b) etrachten Sie das ND-Gatter in bb. 2.2. ei welchem Signalwechsel (,) = (?,?) (?,?) tritt die größte Entladezeit auf? U DD K T T 2 Q T 3 T 4 bb. 2.2: ND-Gatter. C L c) Die maximale Ladezeit des ND-Gatters tritt beim Signalwechsel (,) = (0,0) (,) auf. Welches Potential muss dazu der Knoten K vor dem Signalwechsel besitzen? d) Zeichnen Sie das RC-aumdiagramm für den Ladevorgang nach ufg. 2.2 c). e) Geben Sie unter erücksichtigung des Miller-Effekts Formeln für die im aumdiagramm enthaltenen Kapazitäten an und berechnen Sie ihre Zahlenwerte für folgenden Fall: Lastkap.: NMOS: PMOS: C L = 80 ff C D,n = C S,n = C GD,n = C GS,n = C n = 5 ff C D,p = C S,p = C GD,p = C GS,p = C p = 2 C n f) Wie groß muss der Widerstand R p = R n /2 sein, damit die maximale Ladezeit der oben angegebenen Verzögerungszeit t ND entspricht? 2.3 Gegeben ist nun die Schaltung in bb. 2.3. a) Wie wird diese Schaltungstechnik genannt? b) estimmen Sie die Funktionsgleichung Q = f(,,, ) des Netzwerkes N! c) Wie wird diese Funktion genannt? d) estimmen Sie die Funktionsgleichung des Netzwerkes N2 in bb. 2.3! e) Vervollständigen Sie das Netzwerk N2 in bb. 2.3! Integrierte Digitalschaltungen F08 - Seite 7 von 2
ufgabe 2 Die nzahl der Transistoren des Logikgatters kann um zwei reduziert werden, ohne die Funktion zu verändern. f) Zeichnen Sie das um zwei Transistoren reduzierte Gatter aus bb. 2.3 auf Transistorebene. Hinweis: Sie können folgenden Zusammenhang nutzen: XY + XY = X(Y + Y) UDD Q Q N N2 GND bb. 2.3: Schaltbild Logikgatter Integrierte Digitalschaltungen F08 - Seite 8 von 2
ufgabe 2 Zusatzblatt zur ufgabe Integrierte Digitalschaltungen F08 - Seite 9 von 2
ufgabe 3 ufgabe 3: Schaltwerke und Speicher (25 Punkte) Flip Flops und Latches sind Schaltungskomponenten, die eine Vielzahl von ufgaben erfüllen. Mit ihnen können binäre Werte zwischengespeichert werden, um z.. Logikblöcke mit unterschiedlichen Laufzeiten zu synchronisieren. Im Folgenden sollen die Eigenschaften von Flip Flops und Latches näher untersucht werden. 3. Erklären Sie den Unterschied zwischen den egriffen zustandsgesteuert und flankengesteuert! Gegeben ist die Schaltung in bb. 3. a) und die zugehörige Wahrheitstabelle in bb. 3. b). 3.2 Vervollständigen Sie die Wahrheitstabelle in bb. 3. b). 3.3 Wie wird diese Schaltung genannt? φ UDD E T φ T p Q E φ Q T n UDD GND 0 0 0 T p2 0 T n2 GND a) b) bb. 3.: Schaltbild und Wahrheitstabelle Integrierte Digitalschaltungen F08 - Seite 0 von 2
ufgabe 3 Im Folgenden gilt: U th,n = U th,p = 0,3 V und UDD =,2 V 3.4 Der Passtranstistor T φ verbindet Knoten E mit Knoten. Welche etriebszustände (ohmscher ereich, bschnürbereich, Sperrbereich) durchläuft T φ, wenn eine logische übertragen werden soll? Hinweis: Die Startbedingungen zum Umschaltzeitpunkt sind: φ wechselt von 0 V auf UDD, U E =UDD, U =0 V U etriebs zustand I D UDD U th,φ U UDD gesperrt I D = 0 Das Schaltverhalten des Inverters Inv mit den Transistoren T n und T p kann als ideal angesehen werden. Somit gilt: U Q = UDD wenn U < U Sp = UDD/2 U Q = 0 V wenn U U Sp = UDD/2 3.5 Welche etriebszustände (ohmscher ereich, bschnürbereich, Sperrbereich) durchlaufen die Transistoren T n2 und T p2 im ereich von 0 V U < U Sp? U etriebs zustand I D T n2 T p2 Integrierte Digitalschaltungen F08 - Seite von 2
ufgabe 3 3.6 Geben Sie die Stromgleichung des Knotens im ereich 0 V U < U Sp an! 3.7 Wie groß muss das Verhältniss der Transistorweiten w φ w n2 Inverter Inv umschaltet? mindestens sein, damit der 3.8 Wie groß ist der Maximalwert des Stromes I D,n2 durch den Transistor T n2 während des Umschaltvorgangs? Die Transistorkenngröße beträgt k n2 =,389 m V 2. 3.9 Das in ufgabenteil 3.7 berechnete minimale Verhältniss der Transistorweiten w φ w n2 kann reduziert werden, wenn der Umschaltpunkt U Sp des Inverters Inv geändert wird. Muss U Sp vergrößert oder verringert werden? egründen Sie ihre ntwort! 3.0 Wenn man die Schaltung um einen Transistor erweitert, kann der Querstrom durch T n2 während des Umschaltvorgangs vermieden werden. Zeichnen Sie die Schaltung mit dem zusätzlichen Transistor! Integrierte Digitalschaltungen F08 - Seite 2 von 2
ufgabe 3 Zusatzblatt zur ufgabe Integrierte Digitalschaltungen F08 - Seite 3 von 2
ufgabe 4 ufgabe 4: VHDL und Hochintegration (25 Punkte) In dieser ufgabe werden grundlegende Kenntnisse der Hardwarebeschreibungssprache VHDL und ihre nwendung auf den Entwurf mikroelektronischer Schaltungen geprüft. 4. In diesem Unterpunkt sollen allgemeine Fragen zu VHDL beantwortet werden. itte kennzeichnen Sie die von Ihnen gemachten Multiple-Choice-ntworten eindeutig! Pro ufgabe können auch mehrere ntworten richtig sein! Falsche Kreuze führen zu Punktabzug! a) Geben Sie an, welche der folgenden ussagen zu VHDL wahr sind: Die eschreibung paralleler nweisungen ist das Grundprizip von VHDL. VHDL wird zur Modellierung digitaler Schaltungen auf Transistorebene eingesetzt. Nur die Datenflussbeschreibung in VHDL ist synthetisierbar. VHDL ist eine Hardwarebeschreibungssprache (HDL steht für Hardware Description Language). Die architecture einer VHDL eschreibung beinhaltet die Funktion der Schaltung. Prozesse sind estandteil einer VHDL Verhaltensbeschreibung. b) Geben Sie an, welche der folgenden ussagen zum Schlüsselwort generic wahr sind: Mit dem Schlüsselwort generic werden Simulationsparameter eingestellt. Mit dem Schlüsselwort generic können Parameter an Komponenten übergeben werden. Mit dem Schlüsselwort generic werden Port Ein- und usgänge generiert. Das Schlüsselwort generic kann in der entity zum Erzeugen von parametrisierten Komponenten verwendet werden. Das Schlüsselwort generic kann in der architecture zum Einbinden parametrisierter Komponenten in einer Strukturbeschreibung verwendet werden. Das Schlüsselwort generic wird ausschliesslich in Prozessen zum Deklarieren von Variablen verwendet. Integrierte Digitalschaltungen F08 - Seite 4 von 2
ufgabe 4 c) Gegeben ist die folgende Komponente schaltung: C bb. 4.: Komponente schaltung Geben Sie an, welche der folgenden ussagen zutreffend sind: In einer VHDL eschreibung kann eine Zeile der entity lauten :, : in std_logic; In einer VHDL eschreibung kann eine Zeile der entity lauten :, : in std_logic_vector(3 downto 0); In einer VHDL eschreibung kann die architecture folgende Zeile enthalten : C <= (not ) or (not ); In einer VHDL eschreibung kann die architecture folgende Zeile enthalten : C <= not ( or ); Die Komponente schaltung ist ein XOR Gatter. Die Komponente schaltung ist ein NND Gatter. 4.2 Für die folgenden ufgaben sollen die Gatter aus bb. 4.2 verwendet werden, die in beliebiger nzahl zur Verfügung stehen. not and or xnor & = bb. 4.2: Zur Verfügung stehende Gatter. Integrierte Digitalschaltungen F08 - Seite 5 von 2
ufgabe 4 a) Im Folgenden soll die Komponente comparator aus bb. 4.3 in VHDL beschrieben werden. Diese besitzt 5 Ein- und 3 usgänge des Typs std_logic. Mit dieser Komponente werden die Eingangssignale und verglichen. Zusätzlich besitzt die Komponente comparator drei weitere Eingänge G_in, E_in und L_in für Ergebnisse aus höherwertigen itstellen, wodurch ein einfacher ufbau von N-it Komparatoren ermöglicht wird. Ergänzen Sie den Quelltext der entity comparator, indem Sie die Ports der Komponente definieren! G_in E_in L_in E_out comparator bb. 4.3: Komponente comparator entity comparator is port( -- hier die entity ergänzen ); end comparator; Integrierte Digitalschaltungen F08 - Seite 6 von 2
ufgabe 4 b) Zunächst werden die Eingänge G_in, E_in und L_in der Komponente comparator nicht berücksichtigt. Gegeben ist eine Tabelle mit der Zurdnung zwischen Eingangsbedingung und dem einzigen aktiven, auf logisch gesetzten, usgangsport. Ergänzen Sie die folgende Wahrheitstabelle und vervollständigen Sie anschließend den für diese ufgabe markierten Schaltungsteil der Komponente comparator indem Sie entsprechende Gatter in die dafür vorgesehenen Felder in bb. 4.4 einzeichnen! G'_out E'_out L'_out > = < G'_out E'_out L'_out G'_out E'_out E_out L'_out E_in G_in L_in zu b) zu c) bb. 4.4: Logik der Komponente comparator Integrierte Digitalschaltungen F08 - Seite 7 von 2
ufgabe 4 c) Nun sollen alle 5 Eingänge der Komponente berücksichtigt werden. Vervollständigen Sie mit Hilfe der gegebenen Tabelle den für diese ufgabe markierten Schaltungsteil der Komponente comparator indem Sie entsprechende Gatter in die dafür vorgesehenen Felder in bb. 4.4 einzeichnen! & G_in E_in L_in > = E_out < d) Ergänzen Sie den folgenden Quelltext, indem Sie die Funktion der Komponente comparator als Datenflussbeschreibung einfügen! architecture datenfluss of comparator is begin -- hier die Datenflussbeschreibung einfügen! end datenfluss; Integrierte Digitalschaltungen F08 - Seite 8 von 2
ufgabe 4 e) Die usgänge der Komponente comparator sollen nun synchron zur positiven Taktflanke betrieben werden. Dazu wird erstens ein zusätzlicher Port mit der ezeichnung clk eingefügt. Zweitens werden an den usgangsports mit clk getaktete D-FlipFlops verwendet. Kreuzen Sie an mit welcher der folgenden VHDL eschreibungen dieses Verhalten modelliert werden kann! -- eschreibung process(clk) begin if clk = then -- hier steht die -- Datenflussbeschreibung end if; end process; -- eschreibung 2 process(clk) begin if rising_edge(clk) then -- hier steht die -- Datenflussbeschreibung end if; end process; -- eschreibung 3 process(clk) begin if clk event then -- hier steht die -- Datenflussbeschreibung end if; end process; f) Nun soll die Funktion der taktsynchronen Komponente comparator nach ufgabenteil e) überprüft werden. Ergänzen Sie hierzu die fehlenden Signalverläufe in bb. 4.5! g) Jetzt soll mit Hilfe der nicht getakteten Komponente comparator ein 4-it- Komparator aufgebaut werden. Verschalten Sie dazu die Komponenten in der bb. 4.6. enutzen Sie für die Eingangssignale die ezeichnungen (0) bis (3) und (0) bis (3). Vergessen Sie nicht, die Eingänge der ersten Stufe mit logischen Signalen zu belegen! Integrierte Digitalschaltungen F08 - Seite 9 von 2
ufgabe 4 clk G_in E_in L_in E_out bb. 4.5: Signalverläufe G_in G_in G_in G_in E_in E_out E_in E_out E_in E_out E_in E_out L_in L_in L_in L_in comparator comparator comparator comparator bb. 4.6: 4-it-Komparator Integrierte Digitalschaltungen F08 - Seite 20 von 2
ufgabe 4 Zusatzblatt zur ufgabe Integrierte Digitalschaltungen F08 - Seite 2 von 2
ufgabe ufgabe : Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte). Welche ussagen zum MOS-Transistor sind wahr? Die Wahl des Materials für die Gate-Metallisierung beeinflusst die Schwellspannung des MOS-Transistors. Die Dotierung des Substrates beeinflusst die Schwellspannung des MOS- Transistors. Ein Steigen der Temperatur führt zu höheren Ladungsträgerbeweglichkeiten, was die Transistorkenngrößen vergrößert..2 Welche Vorteile bietet der voll-kundenspezifische Entwurf? Es ist möglich die Verlustleistung der Schaltung zu optimieren. Die Chipfläche lässt sich minimieren. Kostengünstig bei kleinen Stückzahlen. Kurze Entwurfszeit durch programmierbare Logikblöcke..3 Sub-Threshold Ströme (I off ) in CMOS-Logik-Schaltungen können reduziert werden, indem die Threshold Spannungen erhöht werden. Dazu werden die ulk-potentiale wie folgt geändert: p-substrat erhöht reduziert n-wanne erhöht reduziert.4 a) Siehe bb... S(U p DD) G(U) S n(gnd) p E D(U) p D(U) n G(U) n E p+ p+ n+ n+ p p-substrat -kanal n -kanal bb..: Querschnitt eines CMOS-Inverters Integrierte Digitalschaltungen F08 - Seite von 6
ufgabe bb..2: Layout eines CMOS-Inverters b) Siehe bb..2. c) Schaltbild siehe bb..2. L=2g, W p =0g, W N =5g. Mit unterschiedlichen Transistorweiten des n-kanal und p-kanal-transistors können Unterschiede in den Ladungsträgerbeweglichkeiten ausgeglichen werden. d) Siehe bb..2..5 a) I D,n = I D,p, U = U E b) a) n-kanal Transistor U in = U out = U GS,n = U DS,n und U DS,sat,n = U GS,n U th,n = U DS,n U th,n. Somit ist U DS,n in jedem Fall um U th,n größer als U DS,sat,n und entsprechend der selbstsperrende n- Kanal-MOSFET im Umschaltpunkt immer im bschnürbereich. b)p-kanal Transistor U in U DD = U out U DD = U GS,p = U DS,p und U DS,sat,p = U GS,p U th,p = U DS,p U th,p. Somit ist U DS,p in jedem Fall um U th,p kleiner als U DS,sat,p und entsprechend der selbstsperrende p-kanal-mosfet im Umschaltpunkt immer im bschnürbereich. c) U schalt = U in = U out I D,n = k 2 (U GS U th,n ) 2 I D,p = k 2 (U GS U th,p ) 2 k n = 30 µ V 2 k p = 0 µ V 2 Wn L n = 30 µ 5g V 2 2g Wp L p = 0 µ V 2 0g 2g = 75 µ V 2 = 50 µ V 2 Integrierte Digitalschaltungen F08 - Seite 2 von 6
ufgabe d) Siehe bb..3. I D,n = I D,p k n 2 (U GS n U th,n ) 2 = k p 2 (U GS p U th,p ) 2 U in U th,n = }{{} positives VZ U in U th,n = k n kp U in U DD U th,p k n }{{} kp negatives VZ k n (U in U DD U th,p ) kp kp U in + = U th,n + (U DD + U th,p ) k n U schalt = U in = U th,n + 2 3 (U DD + U th,p ) + 2 3 0,637 V e) P V = P Q + P dyn, wobei P Q die Verlustleistung durch den Querstrom im Schaltfall darstellt, wenn keiner der Transistoren gesperrt ist. P dyn ist die dynamische Verlustleistung durch Umladen der Kapazitäten. Eine statische Verlustleistung gibt es im Idealfall nicht, da im Ruhezustand der Schaltung ein Transistor immer voll gesperrt ist! 500 200 U E [mv] 900 600 300 0 0 300 600 900 200 500 U [mv] bb..3: Übertragungskennlinie eines CMOS-Inverters Integrierte Digitalschaltungen F08 - Seite 3 von 6
ufgabe 2 ufgabe 2: CMOS-Logik (25 Punkte) 2. max. Datenrate: 2 Gbit/s max. Taktfrequenz: f max = 2 GHz T = f max = 2 GHz = t φ Q + t ND + 3 t XOR + t SU 2.2 a) Q = + Q = ( + )( + ) t XOR = 97 ps Q bb. 2.: Pull-Down-Netzwerk eines XOR-Gatters. b) (,) = (,) (0,) (Knoten K wird ebenfalls umgeladen) c) Der Knoten K muss vor dem Signalwechsel auf 0 (GND) liegen, da durch seine Umladung die nstiegszeit vergrößert wird. d) R p R p C K C Q bb. 2.2: aumdiagramm für den Ladevorgang. e) C Q = C L +C D3 +2 C GD3 +C D4 +2 C GD4 +C D2 +2 C GD2 = C L +6 C n +3 C p = 260 ff C K = C D + 2 C GD + C S2 + 2 C GS2 = 6 C p = 80 ff Integrierte Digitalschaltungen F08 - Seite 4 von 6
ufgabe 2 f) t ND = 2,2 (C Q 2 R p + C K R p ) R p = t ND 2,2 (C K + 2 C Q ) 54,5 Ω 2.3 a) DCVSL: Differential Cascode Voltage Switch Logic b) Q = + c) Exklusiv-Oder, XOR d) Q = + = ( + )( + ) = + e) siehe bb. 2.3 UDD Q Q N N2 GND bb. 2.3: XOR-Gatter in DCVSL-Technik f) siehe bb. 2.4 Integrierte Digitalschaltungen F08 - Seite 5 von 6
ufgabe 2 UDD Q Q N N2 GND bb. 2.4: Um zwei Transistoren reduziertes XOR-Gatter in DCVSL-Technik Integrierte Digitalschaltungen F08 - Seite 6 von 6
ufgabe 3 ufgabe 3: CMOS-Logik (25 Punkte) 3. Erklären Sie den Unterschied zwischen den egriffen zustandsgesteuert und flankengesteuert! Zustandsgesteuert bedeutet, dass zwischen dem usgang und dem Eingang einer Schaltung eine direkte logische Verbindung besteht. Änderungen am Eingang werden während dieser Zeit direkt vom usgang übernommen. Flankengesteuert bedeutet, dass der Wert am Eingang einer Schaltung nur zu einem bestimmten Zeitpunkt vom usgang übernommen wird. Dieser Zeitpunkt ist mit dem Wechsel der Taktflanken verbunden. Findet die Wertübernahme bei einem Wechsel der Taktflanke von low auf high statt, spricht man von positiver Flankensteuerung. ei einem Wechsel von high auf low spricht man von negativer Flankensteuerung. 3.2 siehe bb. 3.b. 3.3 positives Latch! φ UDD E T φ T p Q E φ Q T n GND 0 0 Q UDD 0 0 (E) (E) T p2 0 Q T n2 (E) 0 (E) GND a) b) bb. 3.: Schaltbild und Wahrheitstabelle Integrierte Digitalschaltungen F08 - Seite 7 von 6
ufgabe 3 3.4 Es gilt: U gs,φ = U ds,φ T φ befindet sich im bschnürbereich. U etriebs zustand I D 0 V U UDD U th,φ abgeschnuert I D,φ = k φ 2 [(UDD U ) U th,φ ] 2 UDD U th,φ U UDD gesperrt I D = 0 3.5 Welche etriebszustände durchlaufen die Transistoren T n2 und T p2 im ereich von 0 V U U Sp? U etriebs zustand I D T n2 0 V U U Sp ohmsch I D,n2 = k n2 [(UDD U th,n2 ) U 2 U2 ] T p2 0 V U U Sp gesperrt I D,p2 = 0 3.6 Geben Sie die Stromgleichung des Knotens im ereich 0 V U < U Sp an! I D,φ = I D,n2 k φ (U 2 gs,φ U th,φ ) 2 = k n2 [(U gs,n2 U th,n2 ) U 2 U2 ] mit U gs,n2 = UDD und U gs,φ = UDD U 3.7 Wie groß muss das Verhältniss der Transistorweiten w φ w n2 Inverter Inv umschaltet? Es muss gelten: U = U Sp k φ ((UDD U 2 ) U th,φ ) 2 = k n2 [(UDD U th,n2 ) U 2 U2 ] mindestens sein, damit der k φ k n2 = 2 [(UDD U th,n2) U 2 U2 ] ((UDD U ) U th,φ ) 2 k φ k n2 = 2 [(,2 V 0,3 V) 0,6 V 2 (0,6 V)2 ] (,2 V 0,6 V 0,3 V) 2 k φ k n2 = 8 3.8 Wie groß ist der Maximalwert des Stromes I D,n2 durch den Transistor T n2 während des Umschaltvorgangs? I D,n2 = k n2 [(UDD U th,n2 ) U Sp 2 U2 Sp ] = m Integrierte Digitalschaltungen F08 - Seite 8 von 6
ufgabe 3 3.9 Verschiedene ntworten sind möglich: U ist die usgangsspannung des Spannungteilers aus T φ und T n2. Wird die Weite von T φ reduziert, steigt dessen Widerstand, sodass U sinkt. Wenn der Inverter Inv bei geringerer Spannung U umschalten soll, muss somit U Sp verringert werden. nhand der Gleichung aus ufgabe 2.8 ergibt sich, dass das sich das Verhältnis verkleinert, wenn U Sp verringert wird. w φ w n2 3.0 Wenn man die Schaltung um einen Transistor erweitert, kann der Querstrom durch T n2 während des Umschaltvorgangs vermieden werden. Zeichnen Sie die Schaltung mit dem zusätzlichen Transistor! φ UDD φ UDD E T φ T p T n Q E T φ,n T p T n Q GND GND φ UDD φ UDD T p2 T p2 T φ T n2 T φ,p T n2 GND GND a) b) bb. 3.2: Realisierung mit komplementären Taktsignalen a), oder mit P-MOS als Passtransistor b) Integrierte Digitalschaltungen F08 - Seite 9 von 6
ufgabe 4 ufgabe 4: VHDL und Hochintegration (25 Punkte) In dieser ufgabe werden grundlegende Kenntnisse der Hardwarebeschreibungssprache VHDL und ihre nwendung auf den Entwurf mikroelektronischer Schaltungen geprüft. 4. In diesem Unterpunkt sollen allgemeine Fragen zu VHDL beantwortet werden. itte kennzeichnen Sie die von Ihnen gemachten Multiple-Choice-ntworten eindeutig! Pro ufgabe können auch mehrere ntworten richtig sein! Falsche Kreuze führen zu Punktabzug! a) Geben Sie an, welche der folgenden ussagen zu VHDL wahr sind: Die eschreibung paralleler nweisungen ist das Grundprizip von VHDL. VHDL wird zur Modellierung digitaler Schaltungen auf Transistorebene eingesetzt. Nur die Datenflussbeschreibung in VHDL ist synthetisierbar. VHDL ist eine Hardwarebeschreibungssprache (HDL steht für Hardware Description Language). Die architecture einer VHDL eschreibung beinhaltet die Funktion der Schaltung. Prozesse sind estandteil einer VHDL Verhaltensbeschreibung. b) Geben Sie an, welche der folgenden ussagen zum Schlüsselwort generic wahr sind: Mit dem Schlüsselwort generic werden Simulationsparameter eingestellt. Mit dem Schlüsselwort generic können Parameter an Komponenten übergeben werden. Mit dem Schlüsselwort generic werden Port Ein- und usgänge generiert. Das Schlüsselwort generic kann in der entity zum Erzeugen von parametrisierten Komponenten verwendet werden. Das Schlüsselwort generic kann in der architecture zum Einbinden parametrisierter Komponenten in einer Strukturbeschreibung verwendet werden. Das Schlüsselwort generic wird ausschliesslich in Prozessen zum Deklarieren von Variablen verwendet. Integrierte Digitalschaltungen F08 - Seite 0 von 6
ufgabe 4 c) Gegeben ist die folgende Komponente schaltung: C bb. 4.: Komponente schaltung Geben Sie an, welche der folgenden ussagen zutreffend sind: In einer VHDL eschriebung kann eine Zeile der entity lauten :, : in std_logic; In einer VHDL eschriebung kann eine Zeile der entity lauten :, : in std_logic_vector(3 downto 0); In einer VHDL eschreibung kann die architecture folgende Zeile enthalten : C <= (not ) or (not ); In einer VHDL eschreibung kann die architecture folgende Zeile enthalten : C <= not ( or ); Die Komponente schaltung ist ein XOR Gatter. Die Komponente schaltung ist ein NND Gatter. 4.2 Für die folgenden ufgaben sollen die Gatter aus bb. 4.2 verwendet werden, die in beliebiger nzahl zur Verfügung stehen. not and or xnor & = bb. 4.2: Zur Verfügung stehende Gatter. Integrierte Digitalschaltungen F08 - Seite von 6
ufgabe 4 a) Im Folgenden soll die Komponente comparator aus bb. 4.3 in VHDL beschrieben werden. Diese besitzt 5 Ein- und 3 usgänge des Typs std_logic. Mit dieser Komponente werden die Eingangssignale und verglichen. Zusätzlich besitzt die Komponente comparator drei weitere Eingänge G_in, E_in und L_in für Ergebnisse aus höherwertigen itstellen, wodurch ein einfacher ufbau von N-it Komparatoren ermöglicht wird. Ergänzen Sie den Quelltext der entity comparator, indem Sie die Ports der Komponente definieren! G_in E_in L_in E_out comparator bb. 4.3: Komponente comparator entity comparator is port( -- hier die entity ergänzen,, G_in, E_in, L_in : in std_logic;, E_out, : out std_logic ); end comparator; Integrierte Digitalschaltungen F08 - Seite 2 von 6
ufgabe 4 b) Zunächst werden die Eingänge G_in, E_in und L_in der Komponente comparator nicht berücksichtigt. Gegeben ist eine Tabelle mit der Zurdnung zwischen Eingangsbedingung und dem einzigen aktiven, auf logisch gesetzten, usgangsport. Ergänzen Sie die folgende Wahrheitstabelle und vervollständigen Sie anschließend den für diese ufgabe markierten Schaltungsteil der Komponente comparator indem Sie entsprechende Gatter in die dafür vorgesehenen Felder in bb. 4.4 einzeichnen! > G'_out G'_out E'_out L'_out 0 0 0 0 = E'_out 0 0 0 < L'_out 0 0 0 0 0 & G'_out & E'_out = & E_out & & L'_out zu b) E_in G_in L_in zu c) bb. 4.4: Logik der Komponente comparator Integrierte Digitalschaltungen F08 - Seite 3 von 6
ufgabe 4 c) Nun sollen alle 5 Eingänge der Komponente berücksichtigt werden. Vervollständigen Sie mit Hilfe der gegebenen Tabelle den für diese ufgabe markierten Schaltungsteil der Komponente comparator indem Sie entsprechende Gatter in die dafür vorgesehenen Felder in bb. 4.4 einzeichnen! & G_in E_in L_in > = E_out < d) Ergänzen Sie den folgenden Quelltext, indem Sie die Funktion der Komponente comparator als Datenflussbeschreibung einfügen! architecture datenfluss of comparator is begin -- hier die Datenflussbeschreibung einfügen! <= ( and (not ) and E_in) or G_in; E_out <= ( xnor ) and E_in; <= ((not ) and and E_in) or L_in; end datenfluss; Integrierte Digitalschaltungen F08 - Seite 4 von 6
ufgabe 4 e) Die usgänge der Komponente comparator sollen nun synchron zur positiven Taktflanke betrieben werden. Dazu wird erstens ein zusätzlicher Port mit der ezeichnung clk eingefügt. Zweitens werden an den usgangsports mit clk getaktete D-FlipFlops verwendet. Kreuzen Sie an mit welcher der folgenden VHDL eschreibungen dieses Verhalten modelliert werden kann! -- eschreibung process(clk) begin if clk = then -- eschreibung 2 process(clk) begin if rising_edge(clk) then -- hier steht die -- Datenflussbeschreibung end if; end process; -- hier steht die -- Datenflussbeschreibung end if; end process; -- eschreibung 3 process(clk) begin if clk event then -- hier steht die -- Datenflussbeschreibung end if; end process; f) Nun soll die Funktion der taktsynchronen Komponente comparator nach ufgabenteil e) überprüft werden. Ergänzen Sie hierzu die fehlenden Signalverläufe in bb. 4.5! g) Jetzt soll mit Hilfe der nicht getakteten Komponente comparator ein 4-it- Komparator aufgebaut werden. Verschalten Sie dazu die Komponenten in der bb. 4.6. enutzen Sie für die Eingangssignale die ezeichnungen (0) bis (3) und (0) bis (3). Vergessen Sie nicht, die Eingänge der ersten Stufe mit logischen Signalen zu belegen! Integrierte Digitalschaltungen F08 - Seite 5 von 6
ufgabe 4 clk G_in E_in L_in E_out bb. 4.5: Signalverläufe (3) (3) (2) (2) () () (0) (0) 0' G_in G_in G_in G_in ' E_in E_out E_in E_out E_in E_out E_in E_out 0' L_in L_in L_in L_in comparator comparator comparator comparator bb. 4.6: 4-it-Komparator Integrierte Digitalschaltungen F08 - Seite 6 von 6