Übung "Struktur von Mikrorechnern" (SMR)

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1 1 ie Controller der TLCS 900 Familie und ihre Schaltungstechnik 1.2 Speicherorganisation des TLCS 900 Inhaltsverzeichnis Kapitel 1 Kap.1 1 / 14 llgemeines Bei der TLCS-900-Familie von Toshiba handelt es sich um hochintegrierte 16-Bit Mikrocontroller. - Mikrocontroller sind Mikroprozessoren mit zusätzlichen Peripheriekomponenten integriert auf einem Chip. - Kontroller besitzen in der Regel ebenfalls Speicherkomponenten wie und RM auf dem Chip. as TOPS Entwicklungsboard stellt eine Implementierung eines Controllers der TLCS-900-Familie als rbeitsumgebung zum Zweck der Systementwicklung dar. iese umfasst - eine PC-Schnittstelle zur Übertragung von Programmen an das Board - ssembler und Compiler zur Programmierung und - einen ebugger zur Fehlersuche und Programmanalyse. ie verwendeten Controllertypen der TOPS 900-Serie sind der TMP93CM40 und der TMP93CM41 (-lose Version, verwendet in TOPS-Board). Kap.1 2 / 14 r. R. Viga / EBS

2 llgemeines Eigenschaften-Übersicht: - 8 x 32-Bit Register, 32-Bit Programmzähler, 16-Bit Flagregister; universelle rbeitsregister als 8-, 16- oder 32-Bit Register ansprechbar - 2 kb RM / 32 kb auf dem Chip - 16-Bit atenbus / 24-Bit dressbus - Befehlssatz mit unter anderem atenaustauschoperationen Blocktransfer- und Blocksuchoperationen Registerbank-Umschaltung - 9 dressmodi mit u. a. "register indirect pre/post-decrement/increment" - 6 externe, 14 interne und 2 systemspezifische Interrupts (Reset, NMI) mit Interruptmaskierung und 7 möglichen Interrupthierarchien - 79 bzw. 61 I/O-Pins die zu 11 Ports (Port 0 bis Port ) zusammengefasst sind; einige Ports besitzen Sonderfunktionen z. B. 8 x U - komplexe Timereinheit mit 4 x 8-Bit und 2 x 16-Bit Timern für z. B. PWM-Generierung und Watchdog Kap.1 3 / 14 Blockstruktur der Controller TMP93CM40/41 8 nalog-igital- Umsetzer-Kanäle 2 serielle Schnittstellen Signalgenerator Ein-/usgänge 8-/16-Bit-Timer und PWM-Kanäle dress- und atenbus extern Steuerleitungen für externen /-Bus externe chipselect-signale Kap.1 4 / 14 r. R. Viga / EBS

3 Nutzung der dressbereiche H H H H SFR region (special function registers) 128 Bytes internal RM (2 kbytes) 256 Bytes 8 address Bits Register zur Konfiguration der Controller-Funktionen 2 k internes RM (bei TMP93CM40/41) Controller besitzt 16-Bit dressbus intern, 24-Bit dressbus extern ( 16 MByte dressraum) H H H external memory interrupt vectortable (64x4 Bytes) internal (32 kbytes) (TMP93CM40 only) 64 kbytes 16 address Bits Sprungziele für Hardund Software-Interrupts über Interrupt-Vektortabelle 32 k internes (nur beim TMP93CM40) 16 MBytes external memory 24 address bits FFFFF0H FFFFFFH reserved area (256 Bytes) 1.2 Speicherorganisation des TLCS 900 Kap.1 5 / 14 Schaltplan TOPS Teil 1: Takterzeugung und Multiplex CPU-kernel address latch serial interface Kap.1 6 / 14 r. R. Viga / EBS

4 Signalabfolge beim Buszugriff Zykluszeiten T1 und T2 für eine Maschineninstruktion X1 T1 200 ns bei 20 MHz T2 20 MHz Takt bedingt Periodendauer von 50 ns CS0; CS1; CS gemultiplexter dress-/ atenbus; Unterscheidung über LE-Signal (address latch enable) LE 0-15 R 0-15 ata in Lesezyklus dresse gültig aten übernehmen ata out Schreibzyklus HWR; WR aten übernehmen Kap.1 7 / 14 TOPS-Board Board: : Überblick dressdekoder CPU RM Serielle Schnittstelle Kap.1 8 / 14 r. R. Viga / EBS

5 nschlussschema für RM und R E S S T vom dressdekoder R E S S T \CS \OE \CS \OE \WR verbunden mit \R RM Richtungsselektion über \WR tristate wenn \OE = 1 Kap.1 9 / 14 Blockschema der 0... m n-1 n... m-1 eco der logic \CS or RM Beispiel : 32 k von 8000 H bis FFFF H cs = Kap.1 10 / 14 r. R. Viga / EBS

6 Schaltplan TOPS Teil 2: mittels GL RM address decoder Kap.1 11 / 14 nach Systemstart Maximum-Modus; Umschaltung in Minimum-Modus über Befehl "MIN"; rückwechseln in Maximum- Modus nur über Hardware-RESET dressierung von atenspeicher über 32-Bit-Register 16 MByte atenspeicher adressierbar Registerorganisation des Mikrocontrollers: Minimum-Modus Modus XIX XIY XIZ XSP 8 banks W BC E HL W W W B C W B C W B W B W B HC W B HC B HC B HC H H H L H L 16 bit IX IY IZ SP general purpose addressing PC arbeitet als 16-Bit- Register nur 64 kbyte Programmspeicher adressierbar SR PC 16 bit F program control registers Kap.1 12 / 14 r. R. Viga / EBS

7 Registerorganisation des Mikrocontrollers: Maximum-Modus Modus 4 banks XW XBC XE XHL W W W B W B B B H H H H C C L L general purpose dressierung von atenspeicher und Programmspeicher über 32-Bit-Register und 32-Bit-PC (nur 24-Bit genutzt) 16 MByte Speicher adressierbar XIX XIY XIZ XSP SR PC IX IY IZ SP F 16 bit addressing program control registers Kap.1 13 / 14 ufbau des Statusregisters XXX IFF 2 IFF 1 IFF 0 MX RFP 2 RFP 1 RFP 0 Most Significant Byte (MSB) Interrupt Level Mode min = 0 max = 1 Reg. Filepointer Least Significant Byte (LSB) S Z 0 H 0 V N C Sign Zero Half Carry Parity/ Overfl. Nega tive Carry Kap.1 14 / 14 r. R. Viga / EBS