Design eines Frequenz-Synthesizers

Transkript

1 Überblick über Frequenz-Synhesizer LNA Band Pass Filer Duplexer Filer Frequenz Synhesizer Kanal Wahl PA Band Pass Filer Roland Pfeiffer 14. Vorlesung

2 Design eines Frequenz-Synhesizers Ihr Chef sell Ihnen die Aufgabe, einen Frequenz-Synhesizer für Mobilfunkfrequenzen zu designen. Ihre Aufgabe: -Aufgaben des Frequenz-Synhesizers -Meßgrößen des Frequenz-Synhesizers -verschiedene Frequenz-Synhesizer- Archiekuren aus Veröffenlichungen Design eines Frequenz-Synhesizers

3 Aufgaben des Frequenz-Synhesizers Ein Frequenzsynhesizer soll eine hohe Frequenzgenauigkei aufweisen GSM-Sandard: Frequenzgenauigkei von 0,1 ppm!! GSM 900 MHz Frequenzgenauigkei von 90 Hz!! aufgrund von Ferigungsabweichungen is diese Frequenzgenauigkei nich mehr mi einem VCO realisierbar LNA Band Pass Filer enhäl VCO Duplexer Filer Frequenz Synhesizer Kanal Wahl PA Band Pass Filer

4 Aufgaben des Frequenz-Synhesizers Ein Frequenzsynhesizer soll eine hohe Frequenzgenauigkei aufweisen über die Kanäle absimmbar sein schnellen Frequenzwechsel gesaen

5 Aufgaben des Frequenz-Synhesizers schneller Frequenzwechsel: wichig bei gleichzeiiger Nuzung eines Synhesizer im RX- und TX-Pfad bei Time-Division Muliple Access (z.bsp. GSM) LNA Band Pass Filer Duplexer Filer Frequenz Synhesizer Kanal Wahl PA Band Pass Filer

6 Aufgaben des Frequenz-Synhesizers Ein Frequenzsynhesizer soll eine hohe Frequenzgenauigkei aufweisen über die Kanäle absimmbar sein schnellen Frequenzwechsel gesaen Sörfrequenzen ( Seienbänder ) unerdrücken

7 Aufgaben des Frequenz-Synhesizers Unerdrückung von Sörfrequenzen ( Seienbändern ) Grund: RF Eingang Sörer Gewünsches Signal Synhesizer Ausgang LO Seienband ω RF ω in ω IF Ausgang ω IF ω LO ω S ω ω

8 Aufgaben des Frequenz-Synhesizers Ein Frequenzsynhesizer soll eine hohe Frequenzgenauigkei aufweisen über die Kanäle absimmbar sein schnellen Frequenzwechsel gesaen Sörfrequenzen ( Seienbänder ) unerdrücken selber kein Rauschen hinzufügen

9 Aufgaben des Frequenz-Synhesizers Rauschen im Ausgangssignal Näher Sender Gewünsches Signal Receive: LO Ausgang ω 1 ω 2 ω Sörer Gewünsches Signal ω 0 ω reciprocal mixing Herabgemische Signale ω

10 Aufgaben des Frequenz-Synhesizers Ein Frequenzsynhesizer soll eine hohe Frequenzgenauigkei aufweisen über die Kanäle absimmbar sein schnellen Frequenzwechsel gesaen Sörfrequenzen ( Seienbänder ) unerdrücken selber kein Rauschen hinzufügen bei homodyne Transmier: Injecion locking

11 Homodyne-Sender Injecion locking I VCO BPF PA Q VCO roes Handy naürliche Frequenz Koppelung auf VCO seig f 0 ω VCO roes Handy auf f 0 abgelenke Frequenz f 0 f f 0 f 0 f f 0 f f 0 f 0 f f 0

12 Aufgaben des Frequenz-Synhesizers Frage: Was für eine Spezifikaion halen Sie für die wichigse? Ein Frequenzsynhesizer soll eine hohe Frequenzgenauigkei aufweisen über die Kanäle absimmbar sein schnellen Frequenzwechsel gesaen Sörfrequenzen ( Seienbänder ) unerdrücken selber kein Rauschen hinzufügen bei homodyne Transmier: Injecion locking

13 Prinzip der PLL-Schalung aufgrund Frequenzgenauigkei: Phase Locked Loop (PLL) andere Problemaiken zweirangig

14 Gliederung Problemsellung, Aufgaben, Meßgrößen Prinzip der Phase-Locked-Loop (PLL)-Schalung Sandar -PLL, Charge-Pump -PLL Erzeugung höherer Frequenzen Ineger-N-PLL Fracional-N-PLL Dual-Loop-PLL andere Ar der Frequenzsynhese: Direc-Digial-Synhesis Zusammenfassung Lieraurhinweise

15 Prinzip der PLL-Schalung Name: Phase-Locked-Loop-Schalung Phasen-Konsan-Schleife : Phasen-Differenz zwischen zwei Signalen is konsan ( Φ Φ ) Sinn: frequenzmäßige Synchronisaion von diesen zwei Signalen d 1 2 = d 0 Warum? Beziehung Phasendifferenz-Frequenz: ( Φ Φ ) d 1 2 Φ1 Φ 2 = ω 1 -ω2 = ω1 -ω2 d 0 ( Φ Φ ) d also 1 2 = 0 ω ω 1 = 2 d!!!

16 Prinzip der PLL-Schalung Sandard -PLL-Schalung: x() Phase Deecor Low-Pass Filer VCO y() Δφ Phase Deecor V ou V ou Δφ ideales Verhalen des Phasen-Deekors!! x() y() PD Oupu LPF Oupu Δφ K PD Δφ reales Verhalen des digialen Phasen-Deekors!!

17 Prinzip der PLL-Schalung Sandard -PLL-Schalung: X() Phase Deecor Low-Pass Filer VCO y() V ou Phase Deecor V ou -2π +2π Δφ ideales Verhalen des Phasen-Deekors!! je besser der Phasendeekor, deso besser der "lock range"

18 Prinzip der PLL-Schalung Verbessere Phasen-Deekor (erlaub erweieren Lock Range ): Phasen/Frequenz-Deekor (PDF) A B PFD Q A Q B A B Q A A B Q A Q B Q B Charakerisik des PFD: V ou -4π -2π +2π +4π Δφ

19 Prinzip der PLL-Schalung Phasen/Frequenz-Deekor (PDF) Aufbau einer Charge-Pump-PLL x() Phase Deecor Low-Pass Filer VCO y() V DD x() PFD VCO y() C P

20 Prinzip der PLL-Schalung Frage: Sie haben einen Quarz-Generaor mi 150 MHz als Eingangsfrequenz zur Verfügung, wollen aber 900 MHz erzeugen! Was un? Anwor: 150 MHz f REF Phase Deecor Low-Pass Filer VCO f ou 900 MHz 900 MHz

21 Prinzip der PLL-Schalung durch Sezen des Frequenzeilers: Kanalwahl möglich!! f REF Phase Deecor Low-Pass Filer VCO fou : M Modulus Selecion LNA Band Pass Filer Duplexer Filer Frequenz Synhesizer Kanal Wahl PA Band Pass Filer

22 Prinzip der PLL-Schalung Definiion: f OUT = f + k f 0 CH f Beispiel GSM Receive: f 0 k = f CH = 935 MHz = 200 khz Anfangsfrequenz Kanalnummer Kanalbreie k = 0 k = 1 k = 2 k = 3 k = 4 k = 5 f 0 = 935 MHz f CH = 200 khz f

23 Gliederung Problemsellung, Aufgaben, Meßgrößen Prinzip der Phase-Locked-Loop (PLL)-Schalung Sandar -PLL, Charge-Pump -PLL Erzeugung höherer Frequenzen Ineger-N-PLL Fracional-N-PLL Dual-Loop-PLL andere Ar der Frequenzsynhese: Direc-Digial-Synhesis Zusammenfassung Lieraurhinweise

24 Ineger-N-PLL Ineger-N-PLL: f ref =f CH Name Ineger-N : nur Vielfache von f ref = f CH als Ausgangsfrequenz f OUT möglich!! f OUT = f ( M M L ) fch = f0 + ( M M L ) f R ef 0 + wobei f 0 = M L f R ef f CH = f REF Phase Deecor Low-Pass Filer VCO f ou : M z.bsp. GSM f CH = f REF =200kHz Modulus Selecion M... L M H

25 Ineger-N-PLL einsellbarer Frequenzzähler: Pulse swallow frequency divider -Prescalar: dividier durch N+1 oder N abhängig von Modulus Conrol, -N=Maximalwer von k (z. Bsp. GSM k=123) -Programm Couner: dividier durch fesen Wer -Swallow Couner: dividier durch einsellbaren Wer (1 bis Maximalwer von k) f REF Phase Deecor Low-Pass Filer VCO f ou = M f REF : M M = NP + S Prog. Couner Prescaler : P : (N+1 / : P Modulus : S Conrol Rese Swallow Couner Channel Selec Pulse Swallow Divider Beweis am Ende des Handous!

26 Ineger-N-PLL Beureilung von Ineger-N-PLL: Voreil: f CH = f REF Phase Deecor Low-Pass Filer VCO f ou - relaive Einfachhei : M Nacheile (uner anderem): Modulus Selecion - hoher Zeibedarf zum Frequenzwechsel - Seienbänder reference spurs

27 Ineger-N-PLL Nacheil: Seienbänder reference spurs Ausgänge Q A, Q B : gleich große Ladungen idealerweise kein Effek!! A B PFD Q A Q B S 1 V DD I P S 2 C P real: charge injecion mismach kleine Spannung am VCO-Eingang Korrekur periodischer Vorgang mi f ref = f CH reference spurs I P x A B Q A Q B S 1 S 2 I P q 1 q 2 I P x C P generiere Frequenz f Seienbänder im Absand von f Ref

28 Ineger-N-PLL Nacheil: Seienbänder reference spurs Frage: Wie schaffen Sie Abhilfe gegen die reference spurs? Anwor: generiere Frequenz f REF = f CH Phase Deecor Low-Pass Filer : M VCO f ou f Seienbänder im Absand von f Ref

29 Prinzip der PLL-Schalung Frequenzsprung von PLL-Schalung: x() ω 0 ω 0 +Δω Y() PD Oupu LPF Oupu 0 Lock Transien f REF Phase Deecor Low-Pass Filer VCO f ou : M Modulus Selecion Lock Transien

30 Ineger-N-PLL Nacheil: hoher Zeibedarf zum Frequenzwechsel Lock Transien Seling ime : Zei während Lock Transien Seling ime loop bandwih loop bandwih bei Charge-Pump-PLL: ewa ein Zehnel von f Ref = f CH (z. Bsp. GSM f CH =200 khz loop bandwih =20 khz) seling ime zu groß??

31 Ineger-N-PLL Nacheil: hoher Zeibedarf zum Frequenzwechsel Beispiel: maximaler Frequenzwechsel: Sprung von M L auf M H : Divider Modulus NP+1 NP+S V VCO ω 0 ω ω 0 ω ω 0 ω führ zu: Receive Transmi Empfangener Kanal Gewünscher Kanal Nachbarkanal Nachbarkanal Gesendeer Kanal Gewünscher Kanal ω ω

32 Ineger-N-PLL Alernaive zu Ineger-N-PLL : - Fracional-N-PLL - Dual-Loop-Archiekur - Direc Digial Synhesis

33 Fracional-N-PLL Name: Fracional-N-PLL Brucheile von f Ref größere f Ref, niedrige seling ime möglich!! Prinzip: f REF Phase Deecor Low-Pass Filer VCO f ou : M Modulus Selecion Pulse Remover Remove V x V y V y : nich mehr periodisch, aber ewas niedrige Frequenz gegenüber V X Nacheil: fracional spurs

34 Dual-Loop-Archiekur Prinzip der Dual-Loop-Archiekur: PLL 1 : fese Frequenz PLL 2 : absimmbar zur Kanalselekion Ausgangssignale beider PLLs: Addiionssufe f ref1 PLL1 f C Frequenz Addiion f C + Mf ref2 f ref2 PLL2 Mf ref2 Kanalwahl

35 Dual-Loop-Archiekur Frage: Wie kann die Addiionssufe implemenier werden?? Anwor:?? f ref1 PLL1 f C Frequenz Addiion f C + Mf ref2 f ref2 PLL2 Mf ref2 Kanalwahl

36 Dual-Loop-Archiekur Frage: Wie kann die Addiionssufe implemenier werden?? Anwor: Addiionssufe als Single-Side-Band Mixer implenier f ref1 PLL1 I Q f ou f ref2 PLL2 I Q SSB Mixer

37 Direc Digial Synhesis Direc Digial Synhesis (DDS): Ausgangsfrequenzen rein digial Prinzip: Se Couner ROM DAC LPF Clock

38 Direc Digial Synhesis Veränderung der Frequenz: Se -Eingang Se hoch Se Couner ROM DAC LPF Clock Se niedrig Se Couner ROM DAC LPF Clock

39 Direc Digial Synhesis Voreil der Direc Digial Synhesis: -geringes Phasenrauschen als VCO -sehr frequenzgenau -kurze seling ime bei Frequenzänderung -koninuerlicher Phasenübergang bei Frequenzwechsel im Ausgangssignal (für manche Modulaionsaren wichig) -direke Modulaion möglich (Modulaionssignal auch in digialer Form vorhanden) Se Couner ROM DAC LPF Clock

40 Direc Digial Synhesis Frage: Nacheil der Direc Digial Synhesis?? Se Couner ROM DAC LPF Clock

41 Direc Digial Synhesis Nacheil der Direc Digial Synhesis: -Nyquis-Theorem: mindensens 2 f ou = f Clock!! (Recheckimpulse) real ungefähr 3-4 f ou = f Clock!! (Recheckimpulse) Beispiel: GSM: MHz=2,7-3,6 GHz Geschwindigkeisproblem!! -DAC im GHz-Bereich in CMOS bisher unmöglich Se Couner ROM DAC LPF Clock

42 Direc Digial Synhesis Anwendung im GHz-Bereich (Dual-Loop-Archeikur mi DDS): variable Frequenz f 1 DDS BPF f 1 + f 2 PLL konsane Frequenz f 2

43 Zusammenfassung Problemsellung Prinzip der Phase-Locked-Loop (PLL)-Schalung Sandar -PLL, Charge-Pump -PLL Erzeugung höherer Frequenzen Ineger-N-PLL Fracional-N-PLL Dual-Loop-PLL andere Ar des Frequenzsynhese: Direc-Digial-Synhesis Zusammenfassung Lieraurhinweise

44 Lieraurhinweise Bücher: -B. Razavi, RF Microelecronics,Prenice Hall, 1998, ISBN B.Razavi, Challenges in he Design of Synhesizers for Wireless Applicaions, Cusom Inegraed Circuis Conference A. Yamagishi e al., A 2-V, 2-GHz Low-Power Direc Digial Frequency Synhesizer Chip-Se for Wireless Communicaion, Journal of Solid-Sae Circuis, Februar 1998

45 Ineger-N-PLL Beweis: M=NP+S Sar nach Rese: Prescaler eil durch N+1 (GSM ) N+1 N+1 N+1 f OUT = f IN /M Rese :P :(N+1) :S Modulus Conrol (N+1) S f IN Wechsel Ausgang des Prescaler: dividier durch den Program Couner und den Swallow Couner Swallow Couner: nach S Impulsen Änderung der Modulus Conrol Leiung Swallow Couner aus Eingang des Programm Couner: S Impulse

46 Ineger-N-PLL Beweis: M=NP+S Sar nach Modulus Conrol Wechsel: Prescaler eil durch N N N N f OUT = f IN /M Rese :P :N :S f IN Modulus Conrol Ausgang des Prescaler: Program Couner: dividier nur durch den Program Couner nach P Impulsen Änderung der Rese Leiung erneueren Sar Teilerverhälnis M: ( N + ) S + N ( P S ) = P N S M = 1 +