Konzeption und Realisierung von Test- und Debugtechniken zur Prototypevaluation der grobgranular-rekonfigurierbaren ARRIVE-Architektur

Transkript

1 Konzption und Ralisirung von st- und Dbugtchnikn zur Prototypvaluation dr grobgranular-rkonfigurirbarn ARRVE-Architktur Diplomvrtidigung Foli 1/26

2 Glidrung Aufgabnstllung Dbugging und Prototyping ARRVE-Architktur Konzpt und Ralisirung Ergbniss 1 mz793134@inf.tu-drsdn.d Foli 2/26

3 mplmntationsmöglichkitn aufzign zur nbtribnahm, st und Dbugging anhand ds VHDL-Modlls dr ARRVE-Architktur Prototyp-Ralisirung auf Basis ins FPGAs Visualisirung mittls inr st- und Dbug-Umgbung Evaluation bzgl. bnötigtr HW-Rssourcn und aktfrqunz Vrglich zu Standardzlln-ASC-Synths Aufgab 1 mz793134@inf.tu-drsdn.d Foli 3/26

4 Dbugging (Zil) 1 0 Host argt Sturung Bobachtn Findn von Fhlrn 1 mz793134@inf.tu-drsdn.d Foli 4/26

5 Dbugging (Anfordrungn) Kontroll ds Sturflusss Startn, Stoppn Singlstpping Bfhlszählr stzn Kontroll ds intrnn Zustands Schribn/Lsn dr Rgistr Rkonfigurirbarr Prozssor Konfigurationstablln Schribn dr ablln Lsn dr ablln (tur und unnötig!) Prototyp: Systm-on-Chip Spichr Schribn/Lsn ds Spichrs 1 mz793134@inf.tu-drsdn.d Foli 5/26

6 Anfordrungn an das Prototyping Flxibilität Skalirbarkit Bobachtbarkit 1 mz793134@inf.tu-drsdn.d Foli 6/26

7 ARRVE: Rkonfigurirbar Architkturn grobgranular-rkonfigurirbar Architkturn vs. FPGA, ASC, Standardprozssor Rkonfiguration in jdm akt durch Bfhlszählr vrint Vortil dr andrn Ansätz: schnll mplmntirungszit gut Ausnutzung dr HW-Rssourcn schnll und flxibl Anpassungsfähigkit hoh Gschwindigkit bi gringm Listungsvrbrauch 1 mz793134@inf.tu-drsdn.d Foli 7/26

8 ARRVE: FPGA-Board FPGA EP1S80 ARRVE HLU Dbug Unit RS 232 Mm Mm Mm FPGA Board RS-232 srill Schnittstll Vortil: Standard, Btribssystmuntrstützung 1 mz793134@inf.tu-drsdn.d Foli 8/26

9 ARRVE: Architktur ARRVE RSC rkonfigurirbar ALU (RALU) HLU CCM Config Data PC ndx VLSU1 VLSU2 Lokal Rgistr RSC PC CCM ndx Contxt abl Conf Data Excution Unit 1 mz793134@inf.tu-drsdn.d Foli 9/26

10 ARRVE: RALU RALU + * <... Flags PE + * < Rsult Switch + * < + * < Paramtrirbar; zwi typisch Variantn 16-Bit PE, 1 Clustr à 4x4 PE 16 PE 8-Bit PE, 2x2 Clustr à 4x4 PE 64 PE 1 mz793134@inf.tu-drsdn.d Foli 10/26

11 ARRVE: Rssourcn RSC-Prozssor 17 Rgistr (R0 - R15, Flags) Hardwar-Loop-Unit ARRVE-Komponntn 8 Lokal Rgistr CCM (32-64 Einträg) VLSU Contxttabls (2) Switch-Matrizn Contxttabls (4) RALU Contxttabls (16-64) PE-Rgistr (16-64) 1 mz793134@inf.tu-drsdn.d Foli 11/26

12 Dbuginhit: Übrsicht 1 bit ransmittr Rcivr UAR 8 bit Controlsignals Dbug Communication 8 bit OpCod Dbug Control 32 bit Data (n/out) 1 bit Handshak (nwop, Rdy) Controlsignals 32 bit 1 mz793134@inf.tu-drsdn.d Foli 12/26

13 Einhit DbugContol DbugControl AddrssBus (32) Dbugrgistr CMP Brakpoints (DR4 DR7) OpCod (8) nwop (1) Rdy (1) Data n/out (32) Statmachin DR3 DR2 DR1 DR0 DbugEnabl (1) DbugDataOut (32) DbugMmAddr (32) DbugAddrss (32) DbugWrit (1) DbugMmWrit (1) DataBus (32) DbugDatan (32) 1 mz793134@inf.tu-drsdn.d Foli 13/26

14 gtrnnt Adrssräum (Spichr, Zustand) jdr Adrssraum 4G x 32 Bit 1 Bit zur Sturung ds Kontrollflusss HW-Brakpoints Auto-nkrmnt dr Dbugrgistr Dbugcontrol: Funktionn 1 mz793134@inf.tu-drsdn.d Foli 14/26

15 Nur 9 Bfhl: Bfhlskodirung Bfhl Dbuginhit: Sturbfhl Rg StDbugRgistr (+32 bit) Rg GtDbugRgistr (-32 bit) xxx WrMm[nc] xxx RdMm[nc] xxx WrRg[nc] xxx RdRg[nc] SOP SEP RUN vollständig Kontroll übr argt 1 mz793134@inf.tu-drsdn.d Foli 15/26

16 ARRVE: Anhaltn Anhaltn an Bfhlsgrnzn Jdr gholt Bfhl wird ausgführt! Piplining: ARRVE Ftch 1 Ftch 2 Excut PC Writback RSC RSC (altrnativ) Ftch Dcod Excut Ftch Stall Dcod Excut Ex 2 1 mz793134@inf.tu-drsdn.d Foli 16/26

17 Sammlung an Wrkzugn Obrflächn (xtmodus, Java) Programmladr für ADL-Programm Dbug-Wrkzug divrs andr Programm (Spichr-, Rgistrdump,...) Dbugsoftwar infach zu rstlln Flxibilität Programm bishr nur bdingt paramtrirbar (nur zur Compil-Zit) 1 mz793134@inf.tu-drsdn.d Foli 17/26

18 Obrfläch (xt-modus) 1 mz793134@inf.tu-drsdn.d Foli 18/26

19 Obrfläch (graphisch) 1 mz793134@inf.tu-drsdn.d Foli 19/26

20 Zil: rwitrt Untrstützung ds Dbuggings Mmory-racing Dbuginhit: Erwitrung komplx Dbug-Bfhl bzw. Ausnutzung dr Dbuginhit durch RSC-Krn UAR Dbug Communi cation Hardwar Configuration (hwconfig) Dbug Control DbugUnit Umstzung ds Konzpts funktionirt 1 mz793134@inf.tu-drsdn.d Foli 20/26

21 Ergbniss (Algorithmn) stalgorithmn: Algorithmus Arriv-Variant Ladzit Rsultat R-Filtr 8-Bit 1895 ms läuft korrkt FR-Filtr 8-Bit 1045 ms läuft korrkt Vitrbi-Dcodr 8-Bit 1953 ms läuft korrkt DC8 8-Bit 1080 ms läuft korrkt DC8x8 8-Bit 1129 ms läuft korrkt urbo-dcodr 16-Bit 7270 ms läuft korrkt Einschränkung: 16-Bit Variant nicht kompatibl zu Prosim FF nicht lauffähig (ingschränktr Bfhlssatz ds RSC) 1 mz793134@inf.tu-drsdn.d Foli 21/26

22 Bnchmark-Ergbniss ARM ARRVE 8-bit PE 16-bit PE FR Filtr cycls/tap R Filtr cycls/biquad FF Radix cycls/512pt Vitrbi Dcodr cycls/symbol urbo Dcodr cycls/symbol DC cycls 1 mz793134@inf.tu-drsdn.d Foli 22/26

23 Ergbniss (Logikzlln ) FPGA EP1S80: ca Logikzlln (LC) Dbuginhit: 643 Logikzlln vgl. RSC-Krn: 3100 Logikzlln konstantr Antil ds Gsamtmhraufwands: twa 1500 LC 1 mz793134@inf.tu-drsdn.d Foli 23/26

24 Ergbniss (Logikzlln ) Logikzlln 16-bit: +7.3% +14.4% Logikzlln 8-bit: +4.8% +13.4% Gschwindigkit blibt glich (11.6 MHz bzw. 6.2 MHz) kritischr Pfad durch RALU 1 mz793134@inf.tu-drsdn.d Foli 24/26

25 Zusammnfassung Vorstllung ARRVE als Bispil für in rkonfigurirbar Architktur Erfüllung dr Dbuganfordrungn (Flxibilität, Skalirbarkit, Bobachtbarkit) in dr Ralisirung mplmntationsdtails (stoppn RSC-Krn, Entwurf und Ralisirung dr HLU) wurdn nicht gnannt ARRVE-Prototyp konnt durch Dbuginhit rfolgrich auf FPGA in Btrib gnommn und gtstt wrdn Standardzlln-ASC-Synths lidr nicht möglich gwsn 1 mz793134@inf.tu-drsdn.d Foli 25/26

26 Vrbssrung dr Dbugwrkzug vrbssrts Parsn dr ADL-Programm Paramtrirung dr Obrfläch zur Startzit odr Laufzit Paramtrirung dr Wrkzug zur Nutzung mit andrn Architkturn Erwitrung ds Mikroprogrammsturwrks Ausblick Standardzlln-ASC-Synths 1 mz793134@inf.tu-drsdn.d Foli 26/26