Busteine er Digitltehnik - Binäre Shlter un Gtter Kpitel 7. Dr.-Ing. Stefn Wilermnn ehrstuhl für rwre-softwre-co-design
Entwurfsrum - Astrktionseenen SYSTEM-Eene + MODU-/RT-Eene (Register-Trnsfer) ogik-/gatter-eene Trnsistoreene S n+ G lleiter D n+ 2
Zuornungsshemt Bereits zuvor wure s inäre Signl ls einfhstes Digitlsignl eingeführt - ei er Einführung er Shltlger wren ie eien Wertintervlle un mit un ennnt - für en Bezug von Spnnungsereihen zu logishen Werten efiniert mn folgene ijektive Ailungen: {, } {, } woei zwei Möglihkeiten er Zuornung existieren: Intervll ogisher Wert Positive ogik Intervll ogisher Wert Negtive ogik 3
Zuornungsshemt Bei zeitliher Änerung er Spnnung entstehen Zeitintervlle, in enen iese entweer in en Intervllen, liegen oer ohne feste Zuweisung sin un nn im unefinierten Bereih liegen Dher ist eine Erweiterung es Binärwertverlufs notwenig: U B unef. Bereih t )???????? ) Eine Untersheiung zwishen einem logishen un einem phsiklishen Signlwertverluf ist notwenig un wihtig 4 t )
Binäre Shlter Zuvor: Relis ls Möglihkeit zur Relisierung logisher Opertionen vorgestellt Steuerleitung {, } Öffner oer Shließer Trnsistor elektronisher Shlter (ohne mehnishe Bewegung ) Steuerleitung mnipuliert ie eitfähigkeit zwishen Elektroen Einzustn: geringer Innenwierstn zwishen Elektroen Auszustn: hoher Innenwierstn Im Folgenen etrhten wir vier Gruntpen von Trnsistoren 5
Binäre Shlter: lleitertehnologie 4 Gruntpen von Trnsistoren lleiterstruktur Smol Kennlinie E B C pnp- Bipolr- Trnsistor p ++ n + n-epi p Kolletor Bsis B C - I p-sustrt Emitter E - U BE E B C npn- Bipolr- Trnsistor n ++ p + p-epi n B C I n-sustrt E U BE 6
Binäre Shlter: lleitertehnologie lleiterstruktur Smol Kennlinie Soure Gte Drin S G D Drin PMOS- Trnsistor p + p + SiO 2 n-silizium Gte - I D Soure - U GS S G D NMOS- Trnsistor n + n + SiO 2 p-silizium I D MOS: Metl Oxi Semionutor Mn enötigt eie Tpen: NMOS lässt sih mit Shließer vergleihen PMOS lässt sih mit Öffner vergleihen U GS 7
Binäre Shlter un Shltglieer Relisierre igitltehnishe Opertionen: ogishe Opertionen lssen sih mit Trnsistoren (nlog zu Relis) üer Prllel- un Reihenshltung relisieren Ds Prinzip siert leiglih uf elektrish steuerren Shltern Im Folgenen wir her, soweit ie Tehnologie keine Rolle spielt, einfh s Smol eines Shlters uh für Trnsistoren verwenet 8
Binäre Shlter un Shltglieer uptstz er Shltlger: zeigte ie Drstellrkeit elieiger Funktionen mit elieig vielen Vrilen unter Einstz weniger usgewählter Bsisopertoren Wenn sih jeer ieser Bsisopertoren tehnish umsetzten lässt, steht er Relisierung von elieigen shltlgerishen Ausrüken nihts im Wege Solhe Bsisshltungen weren ls Shltglieer oer Gtter ezeihnet un wie in tehnishen Drstellungen ülih mit Shltsmolen rgestellt 9
Shltglieer un Shltsmole Drstellung er Shltzeihen nh er neuen Norm (DIN 49): UND - Glie & = NAND - Glie & = Negtions-Glie = =
Shltglieer un Shltsmole Drstellung er Shltzeihen nh er neuen Norm (DIN 49): ODER - Glie = + + + NOR - Glie = + + + elieige Funktion F = F(,,,)
Inverter (Negtionsglie) Relisierung nh em Einshlterprinzip: U B U B R R Steuerleitung (entspriht Gte) U = x = U = x = x = U = x = U = Ds Relisierungsprinzip entspriht ei MOS-Tehnologien en sogennnten NMOS-Shltungen (Negtive Metl-Ox Semionutor) Nhteil: im Shltungszustn U x = fließt konstnt ein Strom Dieser Strom sowie ie Pegel un können üer en Wierstn R reguliert weren 2
Inverter (Negtionsglie) Relisierung nh em Zweishlterprinzip: U B U B x = = x = U = U = x U = x = U = Zwei Shlter so geshltet, ss nie eie gleihzeitig geshlossen sin Durh:in keinem Shltungszustn fließt konstnt ein Strom Auf iesem Relisierungsprinzip sieren Shltungen in CMOS-Tehnologien (Complementr MOS): Die Trnsistoren im oeren Shltungsteil (PMOS- Tehnologie) relisieren jeweils immer ie ule Shltung zu en Trnsistoren im unteren Zweig (NMOS-Tehnologie) 3
Einshlterprinzip: NOR/NAND Prllelshltung zweier Shlter: U x2 U x U U B R U positive ogik =, = negtive ogik =, = x 2 x x 2 x U x U x2 NOR NAND Der gleihe Shltungstp relisiert entweer NOR oer NAND hängig von er ogikzuornung 4
Einshlterprinzip: NOR/NAND Reihenshltung zweier Shlter: U B R U positive ogik U x2 U x U x2 x x 2 x x2 U x U negtive ogik NAND NOR NAND un NOR sin einfh zu relisieren: ilen jeweils lleine ein Bsissstem rus folgt ihre hohe tehnishe Beeutung UND zw. ODER lssen sih niht so einfh relisieren un sin meist eine Komintion us NAND/NOR un einem Inverter 5
Zweishlterprinzip : NOR/NAND Reihen- un Prllelshltung jeweils zweier Shlter: U B U x2 U x U U x U x2 U positive ogik x 2 x x 2 x negtive ogik NOR NAND Die Serienshltung im oeren Zweig ist ie ule Shltung zur Prllelshltung mit inversen Shltern im unteren Zweig 6
Zweishlterprinzip : NOR/NAND Reihen- un Prllelshltung jeweils zweier Shlter: U B U x2 U x U U x positive ogik negtive ogik U x2 U x 2 x x 2 x NAND NOR Die Prllelshltung im oeren Zweig ist ie ule Shltung zur Serienshltung mit inversen Shltern im unteren Zweig 7
Struktur einer sttishen CMOS-Shltung PUN un PDN ule (komplementäre) Netze: Die CMOS-Tehnologie siert uf komplementären Netzen PUN un PDN (Pull-Up/Pull-Down Netz) Ist er Ausgng er relisierten Funktion gleih, shltet s PUN-Netz en Ausgng F uf U B (häufig english V DD ) Ist er Ausgng hingegen gleih,shltet s PDN-Netz en Ausgng F uf Msse (häufig english V SS ) Zur Relisierung er PUN-Netze weren PMOS-Trnsistoren eingesetzt, PDN-Netze weren mit NMOS-Trnsistoren implementiert D ußer zu Shltzeitpunkten keine irekte Verinung zwishen V DD un V SS esteht, wir währen es Shltens sehr wenig Energie verruht 8
Struktur einer sttishen CMOS-Shltung V DD In In 2 In 3 PUN nur PMOS F In In 2 In 3 PDN nur NMOS V SS 9
NMOS-Trnsistoren in Serien/Prllelshltung Trnsistoren Shlterrelisierung Steuerung urh Gte-Signl NMOS-Shlter shließt, wenn s Gte uf high (, ) ist Serienshltung A B X Y Y = A AND B Prllelshltung A X B Y Y = A ODER B 2
PMOS-Trnsistoren in Serien/Prllelshltung PMOS-Shlter öffnet, wenn s Gte uf high (, ) ist A B Serienshltung X Y Y = A AND B = A + B A Prllelshltung X B Y Y = A OR B = AB NMOS-, PMOS-Shltungen: Aninung n Axiome er Shltlger Relisierung er Konjunktion, Disjunktion un Negtion 2
Konstruktion einer sttishen CMOS-Shltung PUN ist zu PDN ul ( komplementär) (knn mittels DeMorgn s Theorem gezeigt weren) A B A B AB A B Ds komplementäre Gtter ist invertieren (mn knn ie Funktionen AND un OR niht irekt relisieren) AND=NAND+INV 22