Hardware/Software-Codesign

Transkript

1 Hardware/Software-Codesign Kapitel 6: Systemsynthese M. Schölzel

2 Modelle für den Systementwurf

3 Typische Modelle im Entwurfsablauf Prozessbasierte Modelle (Kommunizierende Prozesse,, DFGs), Zustandsbasierte Systeme (Petrinetze, State Charts) zur Modellierung von Nebenläufigkeit Verarbeitungselemente (Prozessoren, ASICs, ASIPs) und Kommunikationselemente System Programmiersprachen, CFG, DAGs zur Modellierung sequentiellen Verhaltens Verhalten Prozessor Logik Standardzellen Struktur Komponenten: z.b. ALUs, Register, Multiplizierer Zustandsautomaten zur Modellierung sequentieller Logik, Aussagenlogische Formeln, Wahrheitswertetabellen zur Modellierung Boolescher Funktionen Physisch Spannungs- /Stromgleichungen Gatter (NAND, NOR), Flip-Flops Transistoren, Netzlisten

4 Prozess-basierte Modelle Prozesse (P): Verarbeiten Daten Datenverarbeitung im Prozess sequentiell Prozesse arbeiten nebenläufig, Reihenfolge nur durch Datenabhängigkeiten gegeben Verschiedene Arten der Kommunikation (C) möglich: Gemeinsamer Speicher (Semaphore, Kritische Sektionen für gegenseitigen Ausschluss) Nachrichtenbasiert (synchron oder asynchron) P C P C PE C

5 Details Prozess Prozess P Steuerflussgraph des Prozesses Kommunikation Nichtdeterministisches Verhalten kann entstehen (Race-Conditions) Deadlocks können entstehen

6 Beispiel: Deadlock P P P P besitzt Ressourcen und wartet gleichzeitig auf Anforderungen von P und P. P bzw. P benötigen beide Ressourcen gleichzeitig. P fordert zuerst bei P eine Ressource an. Bevor P die zweite Ressource anfordern kann, fordert diese P an. Weder P noch P können jetzt die benötigte zweite Ressource erhalten.

7 Beispiel: Race-Condition P P P P Schreibt X Schreibt danach Y Schreibt danach X Schreibt zuerst Y Liest dann erst Y Liest dann erst X P P Reihenfolge, in der P und P den Kommunikationskanal (z.b. gemeinsame Variable) nutzen, beeinflusst das Ergebnis des Systems.

8 Kahn Prozess Netzwerk Verhalten des Netzwerks wird deterministisch durch Einschränkungen bei der Kommunikation Kommunikationskanäle sind: Nachrichtenbasiert Unidirektional Punkt zu Punkt Verbindungen Asynchrone FIFOs mit unendlich großem Puffer Prozesse: Schreibende Prozesse werden wegen unendlich großer Puffer nie blockiert Lesende Prozess werden blockiert, falls keine Daten im Kanal vorhanden sind Gleichzeitiges Lesen mehrerer Kanäle nicht erlaubt Konsequenz: Reihenfolge, in der Kanäle von einem Prozess gelesen werden, ist durch den Prozess statisch festgelegt; kann sich aber in Abhängigkeit verfügbarer Daten ändern KPN haben ein deterministisches Verhalten P K P

9 Praktische Umsetzung von KPN Für KPN ist unentscheidbar Halteproblem Beschränkte Puffergröße Implementierung eines KPN Modells erfordert: Dynamische Ablaufplanung mit Prozesswechsel Anpassung der Puffergröße Umschalten auf anderen Prozess, wenn Kanal blockiert.

10 Datenflussgraph (DFG) Prozesse werden zu Aktoren: Ein Aktor wird erst aktiviert, wenn alle eingehenden Kanäle genügend Daten erhalten. Daten werden gelesen, verarbeitet und Ausgabedaten geschrieben Damit ist ein Aktor eine atomare Ausführungseinheit, bei dem einmal gestartet kein Wechsel zu einem anderen Aktor erforderlich wird. Kanäle: sind weiterhin FIFOs mit unendlicher Kapazität unidirektionale Punkt-zu-Punkt Verbindungen DFGs erlauben eine vereinfachte Ablaufplanung verglichen mit KPN, da Ausführung von Aktoren nicht unterbrochen werden muss. Trotzdem bleibt im Allgemeinen eine dynamische Ablaufplanung erforderlich.

11 Synchroner Datenflussgraph (SDF) Anzahl der konsumierten/produzierten Daten eines Aktors je Kanal ist konstant Damit statische Ablaufplanung möglich SDF G = (V,E,c,p,d) mit V ist die Menge der Knoten (Aktivitäten) E Í V V Kantenmenge (FIFO-Speicher) c : E konsumierte Marken beim Feuern p : E produzierte Marken beim Feuern d : E Anzahl der initialen Marken in den FIFOs Gut geeignet zur Modellierung von Signalverarbeitungssystemen

12 Beispiel zu SDF produzierte Daten Schaltung zur Bilddatenkompression konsumierte Daten 77 R D Q C Quelle DCT RLC Quelle: Bildquelle DCT: Diskrete Cosinus-Transformation Q: Quantisierer ( Wert pro quantisiertem Block) C: Neuer Wert für Q nach 77 Blöcken RLC: Lauflängen Kodierung R: Wert für Q muss für 77 Blöcke wiederholt werden.

13 Topologiematrix zum SDF Knoten Knoten Knoten Aufbau der Topologiematrix: Jede Spalte j entspricht einer Kante Zeile i entspricht Knoten i Zwei Fälle für Eintrag c ij : c ij < 0: Knoten i produziert -c ij Marken von Kante j c ij > 0: Knoten i konsumiert c ij Marken auf Kante j Kante von nach Kante von nach Kante von nach

14 Modellierung des dynamischen Verhaltens Eine Markierung der Kanten ist gegeben durch d = (e,,e E ) T mit e i Î. Schaltvorgang, bei dem Knoten i genau k i mal feuert, wird beschrieben durch einen Vektor k = (k,,k V ). Damit ergibt sich eine neue Kantenmarkierung d' durch: d' = d C T k, wobei C T die transponierte Topologiematrix des SDF ist. Beispiel zum SDF von voriger Folie: e e d C T k e 0 C Notwendige Bedingung für eine periodische Schaltfolge : C T k = 0, wobei k ¹ 0 (SDF wird dann konsistent genannt). Das kann nur erfüllt sein, wenn rang(c T ) < V Knoten (Aktoren) in einem konsistenten SDF sind statisch planbar.

15 Beispiel Konsistenz im SDF C T C C T C nicht konsistent konsistent

16 Konsistenter Graph 0 C 0 0 T C k k k k k k k = k = k =6 k =k k = k Schalthäufigkeiten der Knoten Finden einer Schaltreihenfolge durch beliebige Planung; zum Beispiel:,,,,,,,,,, Daraus initiale Kantenmarkierung ableiten, so dass jeder Knoten genug Marken zum Schalten hat, indem Schaltreihenfolge abgearbeitet wird: Hat eine Kante nicht genug Marken, darf der Knoten trotzdem feuern, Markenzahl der entsprechenden Kanten wird auf 0 reduziert (sonst werden nur die verbrauchten Marken abgezogen. Erreichte Schlussmarkierung ist auch Anfangsmarkierung: d (e ) =, d(e ) =, d(e ) = 0

17 Zustandsbasierte Modelle Endliche Automaten: Einfache Modellierung möglich Keine Hierarchie Keine Nebenläufigkeit Moore- und Mealy-Automat bekannt State-Charts: unterstützen Hierarchie und Nebenläufigkeit

18 Hierarchische Modellierung in State Charts Rechtecke mit runden Kanten sind Zustände Pfeile sind Zustandsübergänge Hierarchie Schachtelung der Zustände Superzustand Zusätzliche Bedingung für Zustandsübergang Ereignis zum Auslösen des Zustandsübergangs D A α χ (K) β B Subzustand C δ XOR-Dekomposition von D (entweder in A oder in C)

19 Zustandsübergang in State Charts a ist ein Ereignis (elementar oder Verknüpfung von elementaren Ereignissen) P ist boolescher Ausdruck (besonderer Ausdruck ist in S). A ist eine Aktion: Externes Ereignis aus Sicht des Systems Internes Ereignis: Zuweisung eines Ausdrucks an eine Variable (die dann z.b. in einer Bedingung verwendet wird) S α (P) / A T

20 Nebenläufige Zustände Modellierung der Nebenläufigkeit durch AND-Dekomposition von Superzuständen (Ein Subzustand von A und ein Subzustand von D des Superzustandes Y ist aktiv) Y a ist Synchronisationsereignis (B,F) (C,G) unter a Anfangszustände bei Eintritt in Y A B D µ E α β (in G) χ δ F C G α

21 State Chart für Armbanduhr mit Stoppuhr und Alarm 4H Timer lr lr AM_PM ul ul Ii / change_item TIME UPDATE lr / update ur /light l l lr / start_stop ALARM l l ur ur lr lr l l ALARM_ON CHIME ul ul STOP WATCH ur / reset l l / change_item ALARM UPDATE lr / update ur / stop_bell

22 Entwurfsmethoden

23 Syntheseprobleme Systemsynthese Prozessorsynthese / Architektursynthese Verhalten System Prozessor Logik Logiksynthese Struktur Standardzellen Physisch

24 Typische Schritte Systemsynthese Profiling: Informationen über Operationen, Speicher- und Buszugriffe einzelner Prozesse sammeln Allokation von Prozessoren und Hardware Binden von Prozessen und Kommunikation an Prozessoren und Busse Ablaufplanung von Prozessen, die an denselben Prozessor gebunden sind Zusammensetzen aller allokierten Komponenten zum strukturorientierten Modell

25 Modell der Systemsynthese Spezifikation des Problems Spezifikation von Zielarchitekturen (Allokation von Prozessoren und Kommunikationseinheiten) RISC ASIC R A gemeinsam genutzter Bus (S) ASIC Punkt-zu-Punkt Verbindung (P) S A P Datenflussgraph (z.b. kommunizierende Prozesse) 4 Problemgraph Kommunikationsknoten Operationsknoten Proc Proc Punkt-zu-Punkt Verbindung (P) Zwei mögliche Zielarchitekturen P P P Architekturgraphen

26 Spezifikation Problemgraph Abbildungskanten Architekturgraphen R S A P P P A Weggelassen wurden die Abbildungskanten von Kommunikationsknoten zu Operatorknoten im Architekturgraph P Aktivierung aller verwendeten Knoten und Kanten Eine gültige Bindung muss folgende Eigenschaften haben: Alle Knoten und Kanten des Problemgraphen sind aktiviert Für jeden aktivierten Knoten im Problemgraphen ist genau eine Abbildungskante aktiviert. Jede aktivierte Abbildungskante beginnt und endet in einem aktivierten Knoten Für jede Kante (u,v) des Problemgraphen gilt: Entweder werden u und v auf denselben Knoten abgebildet oder zwischen den zwei Knoten, auf die u und v abgebildet sind, existiert eine Kante

27 Beispiel: Gültige Bindung R 5 A S 7 P A 4 P 6 P P

28 Modellierung der Kosten (5,) R Beschriftung der Abbildungskanten mit Tupeln, z.b.: (Kosten c, Latenz L, Leistungsverbrauch P) 5 A Bewertung mittels totale Kostenfunktion: Setzt voraus, dass Bindung vollständig vorliegt. S Vergleich gegebener Implementierungen möglich partielle Kostenfunktion: Bewertung unvollständiger Bindungen möglich 7 P dient der Abwägung im Entscheidungsprozess bei der Konstruktion einer Bindung A 4 P 6 P P Weggelassen wurden die Abbildungskanten von Kommunikationsknoten zu Operatorknoten im Architekturgraph

29 Anwendungsbeispiel Abbildung unabhängiger Prozesse auf homogenes Multiprozessorsystem: P 4 Problemgraph P BUS P P P 4 P Bus Prozessorsystem Spezifikationsgraph

30 Anwendungsbeispiel HW/SW-Partitionierung: Proz essor BUS ASIC

31 Simulated Annealing als Lösungsstrategie Ausgangspunkt ist eine gültige Bindung (z.b. zufallsbasiert bestimmt) t n sei eine monoton gegen 0 fallende Folge von Zeitschritten i := 0 In jedem Zeitschritt t i führe k-mal aus: Es sei a die aktuelle Bindung Erzeuge aus a eine neue Bindung b durch Mutation; z.b. durch ändern der Bindung einer Operation Falls Koste f(b) kleiner als f(a) sind, dann ist b die neue aktuelle Bindung Falls f(b) ³ f(a), dann wird b mit Wahrscheinlichkeit f() b f() a t die neue aktuelle Bindung. i := i + Solange t i kleiner als festgelegter Schwellwert, wiederhole ab Punkt 4 e i

32 Top-Down-Entwurfsablauf : Funktionale Beschreibung des Systems einschließlich Nebenläufigkeit ohne Zeitverhalten (z.b. kommunizierende Prozesse) : Beschreibung der Struktur des Systems bestehend aus Prozessoren und Verbindungsnetzwerken einschließlich geeigneter Protokolle mit erforderlichem Zeitverhalten : Beschreibung des Verhaltens der Prozessoren z.b. durch CFGs und DAGs 4: Aufbaus der Prozessoren aus System Struktur Verhalten Komponenten (Register, ALU, Bus) Prozessor 5 -> 6: Implementierung der Komponenten durch Logikgatter Logik 4 (Logiksynthese) 5 6 Standard- 7 zellen 8 7->8: Logikgatter werden auf Standardzellen/Transistoren abgebildet 9 8->9: Layout, Routing Physisch

33 Bottom-Up-Entwurfsablauf ->->: Erstellen von Standardzellen (Flip-Flops, NAND-, NOR-Gatter) einschließlich Layout aus Transistoren 4->5->6: Erstellen von RT-Komponenten (Register, ALU, ) beschrieben durch Boolesche Ausdrücke, Endliche Automaten aus Standardzellen 7->8->9: Beschreibung des Verhaltens der Prozessoren durch Programme, CFG, DAGs. Überführung Datenpfad- und Kontrollpfad-Struktur, bis hin zum Layout unter Verwendung der RT-Komponenten 0->->: Funktionale Beschreibung des Systemverhaltens, z.b. kommunizierende Prozesse. Überführung in Kommunikationsstruktur zwischen Prozessoren. Schließlich Layoutgenerierung unter Verwendung der bereits entworfenen Prozessoren Verhalten System 0 Prozessor Logik 7 8 Standardzellen Physisch Struktur

34 Meet-in-the-Middle Entwurfsablauf Top-Down-Entwurf auf höheren Abstraktionsebenen Bottom-Up-Entwurf auf niedrigeren Abstraktionsebenen Variante : Nutzung von RT-Komponenten aus Bibliothek Variante : Nutzung vorhandener Prozessoren Verhalten System Prozessor Logik 4 Standardzellen 4 5 Struktur Verhalten System Prozessor Logik 7 8 Standardzellen 4 5 Struktur 6 Physisch 6 9 Physisch