Untersuchungen zur Implementierung digitaler Filter auf FPGAs. von Alfred Marganitz

Transkript

1 Untersuchungen ur Implementierung digitler Filter uf FPGAs von Alfred Mrgnit

2 Alln V. Oppenheim, MIT: Zur digitlen Signlverrbeitung benötigt mn einen ADU, DAU und einen Signlproessor um dsselbe u erreichen, wou ein Widerstnd und Kondenstor genügt.

3 Inhlt. Strukturen und Design digitler Filter. FPGA 3. FixedpointArithmetik konstnter Wortlänge Addition Multipliktion BoothAlgorithmus 4. FIRFilter direkte Form direkte Form mit Prtilsummenbildung trnsponierte direkte Form verteilte Arithmetik 5. Wellendigitlfilter Elemente AbweigWellendigitlfilter BrückenWellendigitlfilter WDF vs. FIR und IIR 6. Zusmmenfssung

4 . Strukturen und Design digitler Filter digitles Filter (Tolernschem) bilinere Trnsformtion nloges Beugsfilter (Tolernschem) H(f) : Frequengng PrksMcClellnAlgorithmus h(k) : Impulsntwort FIRFilter H() : Übertrgungsfunktion TustinFormel H(p) IIRFilter AllpßDekomposition BrückenWellendigitlfilter AbweigWellendigitlfilter Wellenvriblen, Adptoren LCFilter

5 . FPGA (Field progrmmble Gte Arry) SchltkreisElemente der SprtnFPGA (Firm Xilinx): CLB (configurble logic block, one CLB four Slices) IOB (input/output block) PSM (progrmmble interconnect)

6 Sprtn3Slice

7 Implementierung digitler Filter durch SoPCTechnologie Filterdesign VHDLModell Simultion/Bcknnottion Synthese Fitting/PlceRoute FPGA DSVSystem mit FPGA

8 Bei der SoPCTechnologie sind die Grenen eines relisierbren Filters durch die FPGARessourcen festgelegt: Anhl n CLB (configurble logic blocks, CLB 4 Slices) Anhl n dedicted Multipliers (HrdcoreMultipliierer) RAMSpeichervolumen Anhl n I/O Device System Totl No. of User Block Gtes CLB Multipliers I/O RAM Bits XC3S5 5K K XS3C K K XC3S4 4K K XC3S M K XC3S5,5M K Sprtn3 FPGA (Firm Xilinx)

9 3. FixedPointArithmetik konstnter Wortlänge Probleme bei rithmetischen Opertionen mit Festkommhlen: beschränkter Zhlenbereich beschränkte Genuigkeit OverflowFehler bei Addition Reduktionsfehler bei Multipliktion

10 (i) nbitkomplementhlen ) gne Zhlen n n. n n. n 3 n 3 n n n n n n. Z Z... Z b) gebrochene Zhlen Z Z... Z Z.(n) n.(n) n 3 n n n n n. ).(n

11 (ii) Addition von 8BitKomplementhlen.7, b.7 S. 7 S b Allg. gilt: [ ] B Wenn:.7 b.7 > S.7.7 b. 7 Overflow Fehler

12 (iii) Fortlufende nfche Addition von 8Bit Komplementhlen Wenn: ν und S n ν ν ; mit S S.7 n ν ν B n ν ν S Für eine beliebige Teilsumme: St: S (k) k ν k k S.7(k) ν ν ν ν B ν ; mit < k < n gilt i..: S(k) Bei einer fortlufenden Addition von Komplementhlen im.kformt kompensieren sich die OverflowFehler genu dnn, wenn der Betrg der Endsumme uf den Wert beschränkt ist.

13 (iv) Multipliktion von 8BitKomplementhlen Multipliktion fester Wortlänge von signed Integers im.7formt p p p b 8. b b Reduktion des 6BitProduktwertes P.4 P.7 uf 8 Bit durch: Truncte Round Round ero men error

14 (v) Reduktionsfehler bei FixedPointMultipliktion () Truncte 7 Bit 8 Werte Fehler: ε 7 P.7 P.4 < ε Erwrtungswert des Fehlers: E 7 [] 7 ε ε ν pν ν 7 ν ν 4 7 5,39

15 (b) Round Abrunden: ε P.7 P.4 Aufrunden: ε P.7 7 P.4 Fehler: ε P P.4 < ε Erwrtungswert des Fehlers: E ν ν ν ν [] ( 7 4 ) 5 ε p ν ν ε ν

16 Truncte Round Round ero men error p : signed()*signed(b); y : p(4 downto 7); 7 < ε < E[ ε ] 7 5 8x8Mul Dely: 4,76 ns p : signed() * signed(b); pt : p(4 downto 7); d : ""&p(6); pr : pt d; y < std_logic_vector(pr); 8x8Mul 8x8Add 5 Slices 8 < ε < 8 E[ ε ] 5 Dely: 7,73 ns p : signed() * signed(b); pt : p(4 downto 7); h : p(6 downto ); d : ""&p(6); if h 64 nd p(7) ' then pr : pt; else pr : pt d; end if; y < std_logic_vector(pr); 8x8Mul 8x8Add Slices 8 < ε < 8 E[ ε ] Dely: 9,37 ns

17 (vi) Signed Integers im BoothFormt : mit ; ) ( ) ( ) ( ν ν ν ν ν ν ν ν ν ν ν ν ν β β n n n n n ) ( gilt für n Bit signed Integers: },, { : : Mit (vii) Multipliktion von signed integers nch dem Booth Algorithmus Shift Add MD MD MD MR P n MD} MD,, { n β β ν ν ν ν ν ν 43 4

18 Beispiel: Multipliktion von wei 4bit signed integers nch dem BoothAlgorithmus LUT blegen β β β β

19 RessourcenBedrf eines nbitboothmultipliierers Rdix signed Integer Drstellung im BoothFormt LUT Umfng Add n ν ( ν ν) 443 ν 4 Werte 4 n n 3 n ν ( ν ν ν Werte ) ν 8 n n 4 n 3 ν ( 4 4 3ν 3ν 3ν 3ν Werte ) 3ν 6 n n 3 5 n 4 ν ( ν 3 4ν 4ν 4ν 4ν Werte ) 4ν 3 n n 4

20 VHDLModell RdixBoothAlgorithmus constnt ero : signed(7 downto ) : X""; type tble is rry( to 3) of signed(7 downto ); begin process(x,y) vrible p_6 : signed(5 downto ); vrible md, y_neg : signed(7 downto ); vrible dr : std_logic_vector( downto ); vrible dr_bit : bit_vector( downto ); vrible dr_int : integer; vrible tble : tble; begin MultiplikndTbelle nlegen y_neg : erosigned(y); tble() : ero; tble() : signed(y); MD tble() : y_neg; MD tble(3) : ero; Add/Shift p_6 : X""; for i in to 7 loop if i then dr : x()&""; else dr : x(i)&x(i); end if; dr_bit : to_bitvector(dr); dr_int : bvint(dr_bit); md : tble(dr_int); Tble Fetch p_6 : p_6md&""; Add p_6 : p_6(5)&p_6(5 downto ); end loop; p < std_logic_vector(p_6); end process; Shift

21 VHDLModell Rdix3BoothAlgorithmus constnt ero : signed(8 downto ) : ""; type tbelle is rry( to 7) of signed(8 downto ); process(x,y) vrible p_6 : signed(5 downto ); vrible mr, y_9, y_9_,y_9_neg,y_9 neg : signed(8 downto ); vrible dr : std_logic_vector( downto ); vrible dr_bit : bit_vector( downto ); vrible dr_int : integer; vrible tble : tbelle; begin y_9 : signed(y(7)&y); y_9 neg : ero y_p_; y_9_ : y_9(7 downto )&""; y_9 neg : ero y_p_; tble() : ero; tble() : y_9; MD tble() : y_9; MD tble(3) : y_9_; MD tble(4) : y_9 neg; MD tble(5) : y_9_neg; MD tble(6) : y_9_neg; MD tble(7) : ero; p_6 : X""; for i in to 3 loop if i then dr : x()&x()&""; else dr : x(*i)&x(*i)&x(*i); end if; dr_bit : to_bitvector(dr); dr_int : bvint(dr_bit); mr : tble(dr_int); p_6 : p_6(mr&""); if i < then p_6 : p_6(5)&p_6(5)&p_6(5 downto ); else p_6 : p_6(5)&p_6(5 downto ); end if; end loop; p < std_logic_vector(p_6); end process;

22 Syntheseergebnisse 8x8BoothMultipliierer Mcros Vrible Vrible Konstnte Vrible Rd Rd3 Rd4 Rd5 Rd Rd3 Rd4 Rd5 Slices LUT xROM 6xROM 3 6Add Add 3 Add 6 9Add 8Add T CLK (ns) 3,38 7,56 8,95 3,83 3,65,88,7 6,94

23 PthDely 8x8BoothMultipliierer 35 T CLK (ns) 3 5 Vr x Vr 5 Const x Vr 5 Hrdcore8x8MUL Rdix

24 RessourcenBedrf eines 8x8BoothMultipliierers Slices 5 Vr x Vr 5 Const x Vr 3 4 Rdix 5

25 4. FIRFilter Beispiel: Tiefpßfilter δ D H(f ) Abtstrte: kh f f δ δ D S D S,8 kh,4 kh,db 4 db δ S fd fs f ,5355,35793,6443,5397,96554,3 Filterkoeffiienten

26 Ds Filter wurde jeweils in Form der vier Strukturen: direkte Form direkte Form mit Teilsummenbildung trnsponierte Form direkte Form mit Teilsummenbildung und verteilter Arithmetik uf einem FPGA (Sprtn3, Firm Xilinx) implementiert. Dbei wurden die: Signlwerte und Filterkoeffiienten ls 8Bit signed integers im.7formt drgestellt, Multipliktionen mit den HrdcoreMultipliers des FPGA durchgeführt.

27 4. Direkte Form Differenengleichung : y(k) ν ν x(k ν) VHDLModell: if clk event nd clk then x() < x_in; y < std_logic_vector(sop(4 downto 7)); for i in downto loop x(i) < x(i); end loop; end if; sop : for i in downto loop sop : sop coeff(i)*x(i); end loop;

28 librry IEEE; use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity fir is end fir; generic (N : integer :); port (x_in : in std_logic_vector(7 downto ); clk : in std_logic; y : out std_logic_vector(7 downto )); rchitecture behviorl of fir is type tp_line is rry ( to N) of std_logic_vector(7 downto ); signl x : tp_line; type tble is rry( to N) of signed(7 downto ); constnt coeff : tble : (X"FF",X"FB",X FD",X"7",X"9",X"8", X"8",X"9",X"7",X"FD",X"FB", X"FF ); begin process(clk) vrible sop : signed(5 downto ); begin if (clk'event nd clk'') then for i in N downto loop x(i) < x(i); end loop; x() < x_in; y < std_logic_vector(sop(4 downto 7)); end if; sop : X""; for i in to N loop sop : sop coeff(i)*signed(x(i)); end loop; end process; end behviorl;

29 4. Direkte Form mit Prtilsummenbildung Aufgrund der symmetrischen Koeffiienten lssen sich die 6 Prtil Summensignle bilden: S ν x(k ν) x(k ν); für ν 5

30 Dmit ergibt sich die Differenengleichung des Filters u: y(k) 5 ν ν S ν 5 ν ν ( x(k ν) x(k ν) ) VHDLModell: sop : ; for i in to 5 loop sop : sop coeff(i)*(x(i) x(i)); end loop; y < std_logic_vector(sum(4 downto 7));

31 4.3 Trnsponierte Form Mit dem Umkehrtheorem läßt sich die direkte Form in die trnsponierte Form umwndeln. Hierfür luten die Differenengleichungen: v v i (k) (k) y(k) i x(k) x(k) x(k) v v i (k ); für (k ) i

32 VHDLModell mit HrdcoreMultipliktion process(clk) begin if clk event nd clk ; x_int : signed(x); y < std_logic_vector(v()); for i in to loop u(i) : v(i); end loop; end if; for i in to loop if i then op_6 : (i)*x_int; v(i) : op_6(4 downto 7); else op_6 : (i)*x_int; v(i) : u(i)op_6(4 downto 7); end if; end loop; end process;

33 VHDLModell mit SoftcoreMultipliktion constnt coeff : coeff_tble : ( (""&X"",""&X"F3",""&X"F3",""&X"E6",""&X"A",""&X"D",""&X"D",""&X""), (""&X"",""&X"FB",""&X"FB",""&X"F6",""&X"A",""&X"5",""&X"5",""&X""), (""&X"",""&X"FD",""&X"FD",""&X"E6",""&X"A",""&X"D",""&X"D",""&X""), (""&X"",""&X"7",""&X"FB",""&X"F6",""&X"A",""&X"5",""&X"5",""&X""), 3 (""&X"",""&X"9",""&X"F3",""&X"E6",""&X"A",""&X"D",""&X"D",""&X""), 4 (""&X"",""&X"8",""&X"FB",""&X"F6",""&X"A",""&X"5",""&X"5",""&X""), 5 (""&X"",""&X"7",""&X"F3",""&X"E6",""&X"A",""&X"D",""&X"D",""&X""), 6 (""&X"",""&X"7",""&X"FB",""&X"F6",""&X"A",""&X"5",""&X"5",""&X""), 7 (""&X"",""&X"9",""&X"F3",""&X"E6",""&X"A",""&X"D",""&X"D",""&X""), 8 (""&X"",""&X"FA",""&X"FB",""&X"F6",""&X"A",""&X"5",""&X"5",""&X""), 9 (""&X"",""&X"F4",""&X"F3",""&X"E6",""&X"A",""&X"D",""&X"D",""&X""), (""&X"",""&X"F5",""&X"FB",""&X"F6",""&X"A",""&X"5",""&X"5",""&X"")); process(clk) begin if (clk'event nd clk'') then x_int : signed(x); y < std_logic_vector(v()); for i in to loop u(i) : v(i); end loop; end if; for i in to loop if i then op_6 : b3_mul(std_logic_vector(x_int),i,coeff); v(i) : op_6(4 downto 7); else op_6 : b3_mul(std_logic_vector(x_int),i,coeff); v(i) : u(i)op_6(4 downto 7); end if; end loop; end process;

34 4.4 Prinip der verteilten Arithmetik Beispiel: y x ν ν ν Für 4BitZhlen im.3formt gilt: x [ x(3) x() x() x() ] µ3 αµ x( µ ) ; mit : αµ 3 µ ; für µ ; für µ 3 y 3 3 µ3 µ3 ν αµ x ν ( µ ) αµ ν x ν ( µ ν µ µ ν ) y 3 α µ µ3 ( x ( µ ) x ( µ ) x ( µ )) µ Werte; d x ν ( µ ) {,} Legt mn diese 8 Werte in einer LUT b, so ergibt sich folgende Struktur:

35

36 4.5 FIRFilter mit verteilter Arithmetik Geht mn dvon us, dß die 6 Signlwerte S ν ls 9BitZhlen im.7formt drgestellt werden, so gilt hierfür: S ( s(8) s(7) s(6) s(5) s(4) s(3) s() s() s() ) S 8 µ α µ s( µ ) µ7 ; mit : α µ ; für µ ; für µ 8 7

37 Dmit ergibt sich die Differenengleichung des FIRFilters u: ( ) µ µ µ ν µ µ ν ν ν µ µ µ ν µ ν ν ν ν µ µ µ µ µ µ α µ α µ α Werte ) ( s ) ( s ) ( s ) ( s ) ( s ) ( s ) ( s ) ( s S y Legt mn die 64 Werte in einer LUT b, so beträgt deren Speichervolumen Bit

38 Dieses Speichervolumen läßt sich verringern, wenn mn die Differenengleichung: ( ) µ µ µ µ µ µ µ µ µ α Werte ) ( s ) ( s ) ( s ) ( s ) ( s ) ( s y umformt u: ( ) ( ) ) ( s ) ( s ) ( s ) ( s ) ( s ) ( s y Werte Werte µ µ µ µ µ µ µ µ µ α µ µ µ α Die jeweiligen 8 Werte werden in wei LUT bgelegt. Dmit ergibt sich ein Speichervolumen Bit ws einer Verringerung uf 5 % entspricht. Allerdings vergrößert sich der Bedrf n rithmetischen Opertionen um eine 8BitAddition.

39

40 Synthesis Report FIRFilter. Ordnung HrdcoreMultipliktion Form Slices 4 LUT Hrd Mul 6bit Add 8bit Add 6bit Add ROM CLK (ns) direkt 4 65,4 direkt p.s ,89 dir.trnsp ,45 SoftcoreMultipliktion (Rd3Booth) Form Slices 4 LUT 3bit Add 6bit Add 8bit Add 6bit Add ROM CLK (ns) direkt ,3 dir.trnsp , vert. Arith x8,9

41 Synthesis Report FIRFilter. Ordnung T CLK (ns) 3 5 vert. Arithm. direkt SM direkt HM 5 direkt prt. Sum. HM trnsp. HM trnsp. SM Slices

42 5. Wellendigitlfilter Problem bei der Diskretisierung nloger Filter: verögerungsfreie Schleife

43 Problem: Ds diskrete System enthält verögerungsfreie Schleifen und ist dmit nicht relisierbr. Abhilfe: Beschreibung der Torgrößen eines nlogen Netwerks durch Wellenprmeter (A. Fettweis, 97). I U Z Z B A I Z U B I Z U A w w w w PolBeschreibung mit Wellenprmetern

44 Beispiel: Kondenstor ls diskretes System mit Wellenvriblen I Z U B I Z U A w w ω C p I C j I U : mit T C R : mit ; C R p C R p A B I Z C p B I Z C p A w w f p : mit ; T p T p A B (k ) b(k) A() () B reflektierte Welle einfllende Welle, T ver. (k) b(k)

45 Elemente der Wellendigitlfilter Widerstnd Kondenstor R C T

46 Induktivität L R T Spnnungsquelle mit Innenwiderstnd R R R R R R R

47 3TorSeriendptor 3 3 I I I U ν ν ν ν ν (k) (k) (k) r r r r r r r r r (k) b (k) b (k) b : {,,3} gilt ; R R R R r : Mit w3 w w w D r r r 3, ergibt sich mit r 3 : (k) (k) (k) r r r r r r (k) b (k) b (k) b 3 3 womit Port 3 reflexionsfrei ist.

48 3TorPrlleldptor ν ν 3 3 I U U U ν ν ν (k) (k) (k) g g g g g g g g g (k) b (k) b (k) b : {,,3} gilt ; g : Mit R R R R w 3 w w w D g g g 3, ergibt sich mit g 3 : (k) (k) (k) g g g g g g (k) b (k) b (k) b 3 3 womit Port 3 reflexionsfrei ist.

49 Übertrger w R w R I I U w U I R U B I R U A I R U B I R U A (k) w (k) b () A w () B (k) (k) b () A B () w w

50 Regeln Zusmmengeschltete Tore müssen gleichen Wellenwiderstnd eigen. Im Net dürfen keine verögerungsfreie Schleifen entstehen.

51 . Beispiel: Tiefpßfilter H(f ) δ D Abtstrte: kh f f δ δ D S D S,8 kh,4 kh,db 4 db δ S fd fs f

52 ) H (f D f S f δ D δ S f,65339,3483,7457,588.36,36 () H AllpßDekomposition Tolernschem: LCNetwerk AbweigWDF BrückenWDF

53 A) AbweigWellendigitlfilter LCNetwerk: C 9,8 nf C,3 nf C 3 C L,7 mh AWDF: SAdptor PAdptor mit C PAdptor mit C3 PAdptor mit C, L

54 Ds WDF ht wei Eingngssignle x, x und wei Ausgngssignle y, y. Definiert mn die vier Übertrgungsfunktionen:

55 Ds WDF ht wei Eingngssignle x, x und wei Ausgngssignle y, y. Definiert mn die vier Übertrgungsfunktionen: H H Y X Y X x x und und H H Y X Y X x x H H und H H Weiterhin sind die Übertrgungsfunktionen prweise leistungskomplementär. Es besteht die Beiehung (FeldkellerGeset): H (f ) H(f ) H(f ) H(f )

56 H(f) /db H (f ) H (f ) f/h Komplementäre Frequengänge des WDF

57 Sklierung bei FestkommArithmetik Forderung: Für ein beliebiges uf x(k) < beschränktes Eingngssignl müssen lle internen Signle v i (k) des Systems ebenflls uf v i (k) < beschränkt sein. Fltungsst : IFT : l L Norm : Norm : h i H v v i i i (k) (k) k h i π h (k) x(k) i lim p π π (k) π mx H ( Ω) H ( Ω) X( Ω) e i i π π H ( Ω) i p dω jωk p dω : Breitbnd Sklierung :Schmlbnd Sklierung

58 h h h (k) k, mx H (f ), c /,7866,3589 c /,6,4758

59 Übertrger AbweigWDF mit Sklierung

60 Modellierung des AbweigWellendigitlfilters s_dptor p_dptor_ p_dptor_

61 VHDLModell des TiefpßAbweigWellendigitlfilters component p_dptor_ generic(g : signed(7 downto )); port(,, 3 : in std_logic_vector(7 downto ); b, b, b3 : out std_logic_vector(7 downto )); end component; component s_dptor port(,, 3 : in std_logic_vector(7 downto ); b, b, b3 : out std_logic_vector(7 downto )); end component; component p_dptor_ port(,, 3 : in std_logic_vector(7 downto ); b, b, b3 : out std_logic_vector(7 downto )); end component; signl x_in,c_in,l,l_in,c_in,c_out,c_out : std_logic_vector(7 downto ); signl c3_out,l_out,c3_in,s,s,dy,r,r,h,h,y_out : std_logic_vector(7 downto ); constnt ero : std_logic_vector(7 downto ) : X""; begin u: p_dptor_ generic mp (X"A") port mp (x_in,c_out,r,dy,c_in,h); u: s_dptor port mp (h,s,r,r,s,h); u3: p_dptor_ port mp (h,c3_out,ero,r,c3_in,y_out); u4: p_dptor_ generic mp(x"3c") port mp (c_out,l_out,s,c_in,l,s); process(clk,x) vrible l_s : signed(7 downto ); begin if clk'event nd clk'' then x_in < x; c_out < c_in; c_out < c_in; c3_out < c3_in; l_out < l_in; y < y_out; end if; l_s : signed(ero)signed(l); l_in < std_logic_vector(l_s); end process;

62 B) BrückenWellendigitlfilter (i) AllpßDekomposition der Übertrgungsfunktion: Unter bestimmten Vorussetungen läßt sich die Übertrgungsfunktion H() eines diskreten Systems Nter Ordnung drstellen durch: H() [ A() B() ] A() und B() sind dbei wei stbile Allpßfilter mit A(Ω) B(Ω) ; für < Ω < π, wobei für: (i) N ungerde, A() und B() reelle Koeffiienten und N n A n B (ii) N gerde, A() und B() komplexe Koeffiienten und n A n B N/ Bemerkung: (i) Butterworth, Tchebycheff und CuerFilter erfüllen die Vorussetungen. (ii) Die Polstellen von H() sind über die sog. pole interlce property mit denen von A() und B() verknüpft.

63 Beispiel: AllpßDekomposition eines TiefpßFilters H() ( A() B() ) A B 4 H( Ω) A( Ω) B( Ω) e jϕ ( Ω) e jϕ ( Ω) φ A (Ω) φ B (Ω) π H(Ω) Ω

64 Bemerkung: Bildet mn mit den Allpßfiltern A(), B() die Übertrgungsfunktionen: (i) (ii) H() : H ~ () : ( A() B() ) ( A() B() ) so sind die ugehörigen Amplitudengänge leistungskomplementär. Es gilt somit: H( Ω) H ~ ( Ω) ; für Ω π

65 PolstellenInterlceKonfigurtion Sett sich eine Übertrgungsfunktion H() nter Ordnung, mit n ungerde, us wei Allpßfiltern A(), B() usmmen, so sind die Polstellen der beiden Allpßfilter gemäß einer InterlceKonfigurtion vollständig in den n Polstellen von H() enthlten. Ordnet mn die n Polstellen von H(): jθv pν rν e ; mit ν,..., n, so dß : Θ < Θ < Θ3 <... < Θn dnn gilt: (i) Pole A(): p, p 3,, p n (ii) Pole B(): p, p 4,, p n Definiert mn: (i) D A () ( n ) ( n) Π ( pk ) ; (ii) DB() Π k k ( p k ) dnn gilt: A() D D A () () ( n ) A (n) B() D D B B () () mit : D() : D ( ) (prkonjugiert)

66 (ii) AllpßDekomposition des Tiefpßfilters H(),36.36,588,743,348, Imginry Prt ,6534,348 A(),348,6534,588 (),588 B Rel Prt

67 (iii) AllpßRelisierung durch TorPrlleldptoren ( ),6534,348,348,6534 A(),588,588 B() mit ; B() A(),6534,348,743,588.36,36 H() Allpß. Ordnung Allpß. Ordnung ) (g g A B () H ) (g ) (g g ) (g g g A B () H g g g

68 (iv) Struktur des BrückenWDF:,588 (),588 B g,48 x(k) y~ (k):hochpß y(k) : Tiefpß g,6534,6534,348 A(),348,6534 g,987 Component

69 VHDLModell des TiefpßBrückenWellendigitlfilters rchitecture structurl of b_wdf is component p_dptor generic(g : signed(7 downto )); port(, : in std_logic_vector(7 downto ); b,b : out std_logic_vector(7 downto )); end component; signl x_in,v,v,v3,u,u,u3,u4,y,y,y_out : std_logic_vector(7 downto ); signl u,u,u3,u4,y,y,y_out : std_logic_vector(7 downto ); begin p: p_dptor generic mp(x"3d") port mp(x_in,v,y,u); p: p_dptor generic mp(x"c3") port mp(x_in,u4,y,u); p3: p_dptor generic mp(x"57") port mp(v,v3,u4,u3); process(clk) vrible y_s : signed(7 downto ); begin if clk'event nd clk'' then x_in < x; v < u; v < u; v3 < u3; y < y_out; end if; y_s : signed(y) signed(y); y_out < std_logic_vector(y_s); end process; end structurl;

70 WDF vs. FIR. Ordnung FIR. Ordnung WDF H(f)/dB f/h Amplitudengng

71 . FIR. WDF H(f)/dB f/h Amplitudengng im Durchlßbereich

72 Tiefpß Synthesis Report mit dem FPGA XC3 C Form Slices 4 LUT 8x8 Mul 6bit Add 8bit Add 6bit Add ROM CLK (ns) direkt ,97 Prt. Sum ,89 trnspon ,56 vert. Arith x8,9 AWDF ,57 BWDF ,9

73 Tiefpß Synthesis Report mit dem FPGA XC3 C 6 5 T CLK (ns) AWDF 4 3 BWDF DA direkt trnsp. prt. Sum Slices

74 Beispiel : Bndpßfilter H(f)/dB.. FIR N 46 IIR N f/kh Tolernschem des digitlen Bndpßfilters mit f kh

75 A) BndpßAbweigWellendigitlfilter LCNetwerk AWDF P mit C P mit L S S P5 mit L4 P6 mit C4 P3 mit C, L P4 mit C3, L3

76 VHDLModell des BndpßAbweigWellendigitlfilters p: p_dptor_ generic mp(x"8") port mp (x_in,c_out,r,dy,c_in,h); p: p_dptor_ generic mp(x 5E") port mp (h,l_out,r,r,l,h); p3: p_dptor_ generic mp(x"c") port mp (l_out,c_out,p3_in,l,c_in,p3_out); p4: p_dptor_ generic mp(x C") port mp (l3_out,c3_out,p4_in,l3,c3_in,p4_out); p5: p_dptor_ generic mp(x 9") port mp (h4,l4_out,r5,r4,l4,h5); p6: p_dptor_ port mp (h5,c4_out,ero,r5,c4_in,y_out); s: s_dptor generic mp(x"d") port mp (h,p3_out,ero,r,p3_in,h3); s: s_dptor generic mp(x"5")port mp (h3,p4_out,r4,r3,p4_in,h4); process(clk,x) vrible l_s,l_s,l3_s,l4_s : signed(7 downto ); begin if clk'event nd clk'' then x_in < x; c_out < c_in; c_out < c_in; c3_out < c3_in; c4_out < c4_in; l_out < l_in; l_out < l_in; l3_out < l3_in; l4_out < l4_in; y < y_out; end if; l_s : signed(ero)signed(l); l_in < std_logic_vector(l_s); l_s : signed(ero)signed(l); l_in < std_logic_vector(l_s); l3_s : signed(ero)signed(l3); l3_in < std_logic_vector(l3_s); l4_s : signed(ero)signed(l4); l4_in < std_logic_vector(l4_s); end process;

77 B) IIRBndpßfilter ,56,459, ,56,38, ,56,56 H() Übertrgungsfunktion : x(k) y(k) Component

78 VHDLModell des IIRBndpßfilters rchitecture structurl of iir_bndpss is component biqud generic(,,,b,b : signed( downto )); port(input: in std_logic_vector(7 downto ); clk: in std_logic; output: out std_logic_vector(7 downto )); end component; signl x_in, y_out, v, v : std_logic_vector(7 downto ); begin bq: biqud generic mp(x"c",x"",x"df4",x"a74",x"5cb") port mp (x_in,clk,v); bq: biqud generic mp(x"c",x"e9",x"c",x"cd",x"6e") port mp (v,clk,v); bq3: biqud generic mp(x"6",x"e6",x"6",x"bc7",x"386") port mp (v,clk,y_out); process(clk) begin if clk'event nd clk'' then x_in < x; y < y_out; end if; end process; end structurl;

79 C) AllpßDekomposition von Bndpßfiltern TiefpßBndpßTrnsformtion TB T : H TP () p ν r [ A () B ()] H () [ A () B ()] ν e TP jθ TP ; ν,..., n p BP r e ν Θ µ µ µ j BP ; µ,...,n BP Beispiel: n 6 Tiefpß: p Θ p p3 < Θ < Θ 3 Bndpß: Θ p < Θ p < Θ p 3 3 < Θ p * 3 4 < Θ p * 5 < Θ p * 6 A() B() Bei der TPBPTrnsformtion bleibt die PolstellenInterlceKonfigurtion erhlten

80 Tiefpß Bndpß Imginry Prt.. 3 Imginry Prt Rel Prt.5.5 Rel Prt

81 D) BndpßBrückenWellendigitlfilter H(),56,56,56,38, ,56,459,56 [ A() B() ] Polstellen von H():.99.96i.99.96i i i i i Imginry Prt Rel Prt

82 AllpßDekomposition des Bndpßfilters.8.6 Imginry Prt Rel Prt

83 Rel Prt Imginry Prt A() () B AllpßDekomposition des Bndpßfilters

84 BndpßBrückenWellendigitlfilter x(k) Bndsperre y~ (k): Bndpß y(k): A() () B Component

85 VHDLModell des BndpßBrückenWellendigitlfilters rchitecture structurl of bruecken_wdf_bp is component p_dptor generic(g : signed(7 downto )); port(, : in std_logic_vector(7 downto ); b,b : out std_logic_vector(7 downto )); end component; signl x_in,v,v,v3,v4,v5,v6,v7,v8,v9 : std_logic_vector(7 downto ); signl u,u,u3,u4,u5,u6,u7,y,y,y_out : std_logic_vector(7 downto ); begin p: p_dptor generic mp(x"d") port mp(x_in,v,u,u); p: p_dptor generic mp(x"a") port mp(v,v3,v,u3); p3: p_dptor generic mp(x"fa") port mp(u,v4,y,v5); p4: p_dptor generic mp(x"45") port mp(u4,u5,v4,v6); p5: p_dptor generic mp(x"af") port mp(x_in,v9,y,v7); p6: p_dptor generic mp(x"f") port mp(u6,v8,v9,u7); process(clk) vrible y_s : signed(7 downto ); begin if clk'event nd clk'' then x_in < x; v < u; v3 < u3; u4 < v5; u5 < v6; u6 < v7; v8 < u7; y < y_out; end if; y_s : signed(y) signed(y); y_out < std_logic_vector(y_s); end process; end structurl;

86 4Bit Koeffiienten ohne Quntisierung H(f) /db f/h WDFAmplitudengng

87 . H(f) /db...3 8BitKoeffiienten ohne Quntisierung f/h WDFDurchlßbereich

88 . H(f) /db.. 7BitKoeffiienten ohne Quntisierung f/h WDFDurchlßbereich

89 H(f)/dB BitKoeffiienten ohne Quntisierung f/h Amplitudengng IIRFilter 6. Ordnung

90 . H(f)/dB.. BitKoeffiienten ohne Quntisierung f/h Durchlßbereich IIRFilter 6. Ordnung

91 . H(f)/dB BitKoeffiienten ohne Quntisierung f/h Durchlßbereich IIRFilter 6. Ordnung

92 Synthesis Report eines Filters 6. Ordnung mit FPGA xxxc3 Mcro/Fetures AWDF BWDF IIR Mult 8x Add/Sub 8 Bit 44 9 Add/Sub Bit 8BitRegister 8 8 4LUT Slices 9 99 T CLK (ns) 83,8 35,74 46,98 Anhl Koeffiienten Koeff.Quntisierung 8 Bit 8 Bit Bit Stbilität unbedingt bedingt bedingt

93 Synthesis Report eines Filters 6. Ordnung mit FPGA xxxc3 und HrdcoreMultipliktion 85 T CLK (ns) AWDF IIR 45 4 BWDF Slices

94 WDF vs. IIR N. Ordnung mit SoftcoreMultipliktion (Rd3Booth) 7 Slices 6 5 IIR AWDF 4 3 BWDF N

95 Wellendigitlfilter vs. IIRFilter Ein AbweigWellendigitlfilter ist prinipiell stbil Bei einem AbweigWellendigitlfilter treten keine Grenyklen uf Die Synthese von AbweigWellendigitlfilter ist ufwendig, d entsprechende softwregestütte Tools nicht existieren Die Eigenschft der AllpßDekomposition ist invrint gegenüber Frequentrnsformtionen Wellendigitlfilter benötigen weniger Multipliierer Wellendigitlfilter benötigen erheblich mehr Addierer Wellendigitlfilter benötigen eine geringere KoeffiientenWorlänge Mit Rdix3BoothMultipliierern benötigt ein BrückenWellendigitlfilter eine geringere SliceAnhl

96 5. Zusmmenfssung Die SynthesePerformnce wird entscheidend durch die Filterstruktur beeinflußt. Bei den FIRFiltern eigt die trnsponierter Form die beste Performnce. Mit verteilter Arithmetik lssen sich FIRFilter ohne die Verwendung von MultipliktionsOpertionen implementieren. BrückenWellendigitlfilter weisen gegenüber IIRFiltern eine deutlich bessere Performnce uf. Der RdixBoothMultipliierer ist eine Alterntive u dem Hrdcore Multipliierer. In der Rdix3Form benötigt der BoothMultipliierer die geringsten FPGARessorcen.