Grundlagen der Technischen Informatik. 10. von Neumann Rechner

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1 Grundlagen der Technischen Informatik 10. von Neumann Rechner

2 Inhalt Struktur und Komponenten eines von-neumann-rechners Mikroprozessoren Complex Instruction Set Computer (CISC) Reduced Instruction Set Computer (RISC) Busse Speicher Ein-/Ausgabe-Einheiten Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 342

3 Sequenzieller Rechner Input Next-State- Logik Zustand Speicherelemente Output-Logik Output Beschreibung durch endlichen Automaten ungeeignet zur Beschreibung von realen Rechnern Speicherung grosser Datenmengen und Transport dieser Datenmengen zwischen Rechnermodulen Rechner kann sein Verhalten ändern, die Funktionsweise des Automaten ist aber vorgegeben. Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 343

4 Modell eines Rechners Grundbestandteile eines Rechners Zentraleinheit (Central Processing Unit, CPU) Speicher Ein-/Ausgabeeinheiten Problem-unabhängige Rechnerstruktur Für jedes neue Problem wird ein eigenes Programm im Speicher abgelegt. Programm-gesteuerter Universalrechner Speicher für Programme und Daten besteht aus Plätzen fester Wortlänge Ansprechen über Adressen Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 344

5 Komponenten eines Mikrorechnersystems Peripheriegeräte CPU Verbindungswege Ein-/ Ausgabeeinheiten Hauptspeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 345

6 Hardwarekomponenten CPU (Mikroprozessor) Verarbeiten von Daten durch ein Programm Steuerwerk: Lesen/Interpretieren der Befehle und Operanden Ablaufsteuerung Ausführung von Befehlen Ansteuerung der E/A-Einheiten und des Hauptspeichers Operationswerk Zwischenspeicherung logische u. arithmetische Operationen (Haupt-/Arbeits-)Speicher Speichern von Daten und Programmen Ein-/Ausgabeeinheiten Schnittstelle zwischen Mikroprozessor und Peripheriegeräten Einlesen/Ausgabe von Daten von/an Peripheriegeräte Anpassung der Formate und Geschwindigkeiten bei Datenübertragung passiver Interface-Baustein/ Prozessor, Register Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 346

7 Struktur eines von-neumann-rechners Peripheriegerät Peripheriegerät Speichereinheit (z.b. ROM)... Speichereinheit (z.b. RAM) Ein-/ Ausgabeeinheit... Ein-/ Ausgabeeinheit Mikroprozessor Steuerbus Adressbus Datenbus Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 347

8 Klassifikation von von-neumann-rechnern Personalcomputer (Mikrocomputer) Einbenutzerbetrieb netzwerkfähig Arbeitsplatzrechner (Workstations) höhere Leistungsfähigkeit Mehrbenutzer-Betriebssysteme vgl. Minicomputer Grossrechner (Mainframes) viele Anwender Hochleistungsrechner mehrere Prozessoren, Spezial-Hardware Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 348

9 Kennzeichen eines von-neumann-rechners Bearbeitung eines speziellen Problems erfolgt durch ein Programm ( = Folge von Befehlen) Zu jedem Zeitpunkt führt die CPU genau einen Befehl aus, welcher höchstens einen Datenwert bearbeiten kann (Single Instruction Single Data, SISD). Alle Speicherworte können als Daten, Befehle oder Adressen verwendet werden. Daten und Programme werden nicht in getrennten Speichern untergebracht, ohne weitere Massnahmen besteht kein Schutz vor inkorrektem Zugriff Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 349

10 Mikroprozessorbefehlssatz Programm (im Hauptspeicher) legt Funktionsweise eines Mikroprozessorsystems fest. Folge von Binärzahlen nach festem Format (Maschinencode), schwer lesbar benutzerfreundliche Darstellung: Assemblersprachen mit speziellem Mnemocode für jeden Befehl Befehlssatz legt Art der möglichen Befehle fest. Befehle für Datentransport arithmetische und logische Verknüpfungen Änderung der Abarbeitungsreihenfolge Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 350

11 Maschinenbefehlssätze Complex Instruction Set Computer (CISC) Beispiele: Intel i386, Motorola MC680x0, MIPS R3000 Reduced Instruction Set Computer (RISC) Beispiele: Sun (Ultra)SPARC, DEC Alpha, Motorola PowerPC, MIPS R10000, auch: Intel Pentium II Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 351

12 CISC-Prozessorstruktur +1 µpc Befehlsdekodierung: Verzweigung im Mikroprogramm Mikroprogrammspeicher µcs C µir SR CC DR1 DR2 DB1 ALU 5 PC 1,3 IR 1, AR 1,3,4 Registerspeicher Hauptspeicher A 6 4 DB2 5 Torsten Braun, IAM, Universität Bern: GTI, WS 00/ ,3,4 D

13 Torsten Braun, IAM, Universität Bern: GTI, WS 00/ CISC-Mikroprozessor Ausstattung der Prozessoren mit immer mächtigeren Befehlssätzen (70er Jahre) mit dem Ziel die semantische Lücke zwischen höheren Programmiersprachen und den einfachen Maschinenbefehlen zu verringern typisch: > 200 Befehle grosse Anzahl von Adressierungsarten Kombinationen von Befehlen und Adressierungsarten Mikrocode für jeden Befehl in Steuerwerk Mikroprogrammierung des Steuerwerks ist langsamer als feste Verdrahtung. Versuch, CPU durch komplexe Instruktionen stärker zu belasten (Speicherbus als Flaschenhals) Viele Instruktionen und Adressierungsformen werden sehr selten verwendet.

14 CISC-Mikroprozessor Operationswerk Rechenwerk Aufgabe: Ausführen von Berechnungen Arithmetic and Logical Unit (ALU) Registerspeicher Operandenregister DR1, DR2 interne Datenbusse DB1, DB2 (mit D verbunden) Prozessorstatusregister SR (Overflow, Carry) Leitwerk Befehlszähler (program counter, PC) Instruktionsregister IR (1. Befehlswort) Adressregister AR (2./3. Befehlswort) Steuerwerk Festwertspeicher für Befehlsdekodierung (Erzeugen von Mikroprogrammstartadressen) Mikroprogrammspeicher (micro control store, µcs) Mikrobefehlszähler (micro program counter, µpc) Mikrobefehlsregister (micro instruction register, µir) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 354

15 Rechenwerk 2 unabhängige Datenbusse (DB1, DB2) Arithmetisch Logische Einheit (ALU) verknüpft die zu Ausführungsbeginn in DR1 und DR2 geladenen Operanden erzeugt Resultat und Statusinformation (Condition Code (CC) für Programmverzweigungen) Quelle und Ziel von Datentransporten: Haupt- oder Registerspeicher (2-Port-Speicher, für Zwischenergebnisse) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 355

16 Mikrobefehle Befehlszähler enthält aktuelle Befehlsadresse Inkrementieren oder Laden mit Sprungadresse Ablaufschritte (Mikrobefehlssequenzen) von Befehlszugriff und Befehlsausführung durch Mikroprogramm vorgegeben Startadressen der Mikrobefehlssequenzen werden durch Festwertspeicher der Befehlsdekodierung erzeugt und in Mikrobefehlsregister zur Ausführung geladen Adressierung der einzelnen Mikrobefehle durch Mikrobefehlsregister Mikrobefehl wirkt auf Operationswerk (Durchschalten d. Datenwege, ALU-Operationen) prozessorexterne Komponenten über Steuerleitungen Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 356

17 (Maschinen-)Befehlszyklus Ablauf für Befehlszugriff und -ausführung Taktgenerator erzeugt Prozessor-(Maschinen-)takt (typische Taktfrequenz: mehrere 100 MHz) Beispiel: zweistellige Operation 1. Transport des Befehls vom Hauptspeicher in Befehlsregister, Erhöhen des PC 2. Befehlsdekodierung 3. Transport des 1. Operanden von Haupt- oder Registerspeicher in Operationswerk 4. Transport des 2. Operanden in Operationswerk 5. Operationsausführung (Verknüpfen der Operanden) 6. Transport des Resultats vom Rechenwerk in Haupt- oder Registerspeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 357

18 Beispiel Befehlszyklus ADD SPADR, R5 PC Hauptspeicher IR, PC+1 PC Befehlsdekodierung PC Hauptspeicher AR, PC+1 PC AR Hauptspeicher DR2, Registerspeicher DR1 DR2 + DR1 Registerspeicher, Statusinformation SR Lesen des 1. Befehlsworts Auswerten Op-Code und Adressierungsarten Lesen Adresse 1. Operand Lesen der Operanden Addition, Schreiben des Resultats in Registerspeicher u. Statusinfo nach SR (CC-Bits) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 358

19 CISC-Registersatz Vom Programm direkt ansprechbare Prozessorregister Spezial- und Universalregister (Arbeitsregister) R0 R1 R2 R3 R4 R5 R6 R7 User-Stackpointer-Register USP Supervisor-Stackpointer-Register SSP Framepointer-Register FP Vectorbase-Register VB Befehlszähler PC Status-Register SR Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 359

20 Registerspeicher allgemeine Register (Beispiel: R0-7) Operandenzugriffe im Byteformat (Bits 7-0) Halbwortformat (Bits 15-0) Wortformat (gesamtes Register) Doppelwortformat (zwei aufeinanderfolgende Register) MC680x0: 2 Registerspeicher D0-7: Daten / Operanden A0-7: Adressen und Indizes Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 360

21 Stackpointerregister Im Beispiel: User-/Supervisor-Stackpointer-Register Adressierung eines Keller-(Stapel-)speichers Stapelelemente können nur oben aufgelegt/ entnommen werden Inkrementieren/Dekrementieren des Stackpointers Benutzung auch bei Unterprogrammsprüngen PUSH.W POP.W N-8 N-4 N N+4 Stackpointer Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 361

22 Framepointer- und Vectorbase-Register Framepointer-Register Rahmen (Frame): zu einem Unterprogramm gehörender Stackbereich Zugriff in diesem Unterprogramm erfolgt relativ zur Basisadresse des Rahmens (Framepointer) Verwaltung des aktuellen Framepointers in Framepointer-Register verschiedene Rahmen für 1 Unterprogramm bei verschiedenen Unterprogrammaufrufen Vectorbase-Register enthält Basisadresse der Vektortabelle (Startadressen und weitere Statusinformation der Unterbrechungsroutinen) Ändern der Basisadresse erlaubt schnelles Umschalten zwischen Vektortabellen beim Prozesswechsel Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 362

23 Befehlszähler Program Counter, PC enthält Adresse des nächsten Befehls Vielfaches von Bytes oder Halbworten Verändern des PC Inkrementieren Überschreiben bei Sprungbefehl PC Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 363

24 Supervisorbyte Torsten Braun, IAM, Universität Bern: GTI, WS 00/ Statusregister T1 T0 S IM2-IM0 N Z V C Interruptmaske Userbyte CC T0/1: Trace-Modus: Unterbrechung nach jedem Befehl oder nach jeder Programmverzweigung S = 1: Supervisor-Modus IM0-2: Interruptmaske Condition Code (CC): Negative, N = 1: negatives Resultat einer Operation Zero, Z = 1: Resultat einer Operation = 0 Overflow, V = 1: Überlauf bei Überschreiten des Zahlenbereichs von 2-Komplement-Zahlen Carry, C = 1: Übertrag bei arithmetischen Operationen

25 RISC-Mikroprozessor Entgegengesetzte Strategie zu CISC, wichtig ab Ende 70er Jahre Idee: Reduktion der CISC-Befehlsliste auf elementare Befehle, die in Mikrobefehlen eines Mikroprogramms vorkommen. Prozessorstruktur ohne Mikroprogrammierung fest verdrahteter Befehlsdekodierer u. Steuerwerk Beispiele: Scalable Processor Architecture (SPARC) Microprocessor without Interlocked Pipeline Stages (MIPS) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 365

26 RISC-Generationen 1. Generation Erste Entwicklungen z.b. Berkeley: 138 Register, 39 Instruktionen Transistorfunktionen 2. Generation Umfangreichere Befehlssätze, z.b. für Gleitkommaoperationen weitere Funktionen, z.b. zur Speicherverwaltung Transistorfunktionen 3. Generation Chip-interner Parallelismus Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 366

27 RISC-Prozessorstruktur 1 +1 PC BA (Branch Address Register) Maschinen- programm- Cache Steuerschaltnetz C CWP IR 4 CC 3 SR 4 4 AR A ALU 3 Datenregisterspeicher Hauptspeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/ D

28 Unterschiede CISC-/RISC-Prozessor Programm- und Datenspeicher mit Zugriff im Prozessortakt Extra-Programmspeicher (Cache) für aktuellen Programmausschnitt Extra-Datenspeicher für aktuellen Datenausschnitt Blockweise Adressierung bei grossem Registerspeicher Arithmetisch-logische Operationen im Prozessortakt Gleichzeitig überlappende Ausführung von Teilen mehrerer Befehle (Fliessbandverarbeitung, Pipelining) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 368

29 Programm- und Datenspeicher mit Zugriff im Prozessortakt Maschinenprogramm-Cache, PC, IR ersetzen Mikroprogrammspeicher, µpc, µir PC und IR entfallen gegenüber CISC-Prozessor grösserer (Daten-)Registerspeicher übernimmt Aufgabe des Datenspeichers zeitgleicher Zugriff auf Programm- und Datenspeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 369

30 Extra-Programmspeicher für aktuellen Programmausschnitt Programmspeicher als RAM / Cache enthält wechselnde aktuelle Programmausschnitte ersetzt Mikroprogrammspeicher automatisches Füllen mit Befehlen aus dem Hauptspeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 370

31 Datenspeicher für aktuellen Datenausschnitt Dreiport-Registerspeicher deutlich grössere Anzahl von Registern (Register-Fenster) als bei CISC Laden und Speichern als einzige Befehle zum Speicherzugriff Füllen durch explizite Lade-Befehle Resultate werden durch explizite Speichere-Befehle in den Hauptspeicher zurückgeschrieben arithmetische und logische Registeroperationen Programm- und Datenlokalität erforderlich Transfer von grösseren Speicherbereichen in Registerspeicher vor Operationsausführung aus Geschwindigkeitsgründen als Cache realisiert Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 371

32 Blockweise Adressierung Registeradresse ggf. zu lang, um sie im Befehlswort unterzubringen bei RISC: keine Ausdehnung des Befehls über mehrere Worte sondern: Aufteilen des Speichers in Blöcke (Fenster) unterer Teil der Registeradresse im Befehl oberer Teil wird in Spezialregister (current window pointer, CWP) vorgegeben Zusammenfügen (Konkatenieren) der beiden Teile zur Adressierung des Registerspeichers Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 372

33 Arithmetisch-logische Operationen im Prozessortakt Einfache Befehle erlauben Ausführung in einem Taktschritt, z.b. Addition und Subtraktion. Multiplikation muss (maschinen)programmiert werden. Kombination mit CISC-ähnlichen Koprozessoren für Multiplikation Division Gleitkommazahlenverarbeitung Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 373

34 Befehlsphasen-Pipelining paralleles Holen und Ausführen eines Maschinenbefehls in einem Taktschritt Befehlsausführung besteht aus mehreren Teilen Befehl holen (fetch, F) Befehl dekodieren und Operanden holen (decode, D) Operation ausführen (execute, E) Resultat schreiben (write, W) gleiche Zugriffszeiten auf die verschiedenen Speicher erforderlich F D F E D F W E D F clr r5 W E D move r1,r6 W add r1,r2,r7 E W sub r3,r4,r8 Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 374

35 Superpipelining instruction fetch instruction decode data fetch data fetch execute result write instruction fetch instruction decode data fetch data fetch execute result write instruction fetch instruction decode data fetch data fetch execute result write Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 375

36 Superskalar-Architektur instruction fetch data fetch execute result write instruction fetch data fetch execute result write instruction fetch data fetch execute result write instruction fetch data fetch execute result write Pipeline kann mehr als eine Instruktion aufnehmen (CPI<1!) instruction fetch data fetch execute result write Parallele Verarbeitung mehrerer Befehle aus einem Befehlsstrom instruction fetch data fetch execute result write Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 376

37 Very Long Instruction Word (VLIW) Verarbeitung mehrerer Befehlsströme Anzahl der Befehlsströme = Anzahl der vorhandenen parallel arbeitenden Funktionseinheiten Befehlswort für n Funktionseinheiten umfasst n Operationen In einem Schritt kann an jede Funktionseinheit ein Befehl abgegeben werden. Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 377

38 Maschinen-/Assemblerprogrammierung weniger und einfachere Befehle weniger Adressierungsarten Detailliertheit des RISC-Maschinencodes entspricht der CISC-Mikroprogrammierung daher: komplexere Maschinen- /Assemblerprogrammierung Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 378

39 RISC-Programmierung in höherer Sprache oder in einer Pseudomaschinen-/Assemblersprache höhere Anforderungen an den Assembler (Compilerfunktionen) leistungsfähige Compiler erforderlich Compiler benutzen selten komplexe Befehle für automatisch generierten Maschinencode. optimierende Compiler Verlagerung vieler Aufgaben von Ausführungszeit in die Übersetzungszeit effizienter Code Umstellen der Befehle zur Optimierung Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 379

40 RISC-Registersatz allgemeiner Registerspeicher und spezielle Register (wie bei CISC), z.b. SR u. Arithmetikregister zusätzlich: ein oder (durch Fliessbandverarbeitung bedingte) mehrere Befehlszähler Registerspeicher ist üblicherweise erheblich grösser unstrukturierter Registerspeicher / Registerfenster mit fester oder variabler Grösse Zuordnung von Bereichen des Registerspeichers (Fenster) zu Unterprogrammen unüblich: Stackpointer-Register Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 380

41 Unstrukturierte Registerspeicher z.b.: einfache Erweiterung: r0 - r31 Beispiele: PowerPC mit speziellen Funktionen MIPS r0 liefert beim Lesen 0 (für Vergleichsoperationen) r31 zur Speicherung der Rücksprungadresse (als Ersatz für Stack- Pointer) Nachteil Auslagern und Laden der Register zum/vom Hauptspeicher bei Unterprogrammen, um dem Unterprogramm Arbeitsregister zur Verfügung zu stellen Vorteil Parameterübergabe Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 381

42 Registerfenster fester Grösse Vergrösserung des Registerspeichers Strukturierung Beispiel: SPARC Jedem Unterprogramm ist ein Ausschnitt (Fenster, window) mit 24 Registern zugänglich insgesamt 136 Register: 8 globale Register, 8 Fenster à 16 Register CWP: current window pointer save dekrementiert CWP restore inkrementiert CWP Schreiben von PC und der Eingangsparameter in Out Window-Overflow-Trap: Auslagern der Fenster Torsten Braun, IAM, Universität Bern: GTI, WS 00/ vorangehendes Fenster In n+1 globale Register Local n+1 Out n+1 CWP restore aktuelles Fenster In n Local n save nachfolgendes Fenster Out n In n-1 Local n-1 Out n-1

43 Registerfenster variabler Grösse basisrelative Adressierung Fenster mit frei wählbaren Basisadressen im Registerspeicher Basis A Local r0 r1 r2... Beispiel: Am lokale Register 64 globale Register Basis B (aktuell) Out In r0 r1 r2... Überlappung der Fenster für Parameterübergabe Local Local-Bereich für lokale Variable Torsten Braun, IAM, Universität Bern: GTI, WS 00/ vorangegangenes Fenster Out aktuelles Fenster

44 Statusregister ähnliche Aufgaben wie bei CISC Bedingungsbits N,Z,V,C Modus (S) Interruptmaske (Processor Interrupt Level, PIL) geringe Unterschiede previous S-Bit (PS): Sichern der aktuellen Betriebsebene trap enable: globales Sperren von Interrupts, sonst Sperren durch Software N Z V C PIL S P S E T CWP Beispiel: SPARC Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 384

45 Befehlszähler Beispiel: SPARC mehr als ein PC erforderlich bei Programmunterbrechung npc übernimmt bisherige Funktion des PC, d.h. Befehlsadressierung beim Holen des Befehls PC speichert vorangegangenen Zustand des npc verweist auf Befehl, der sich im Zustand Dekodieren und Operand holen befindet Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 385

46 Torsten Braun, IAM, Universität Bern: GTI, WS 00/ Busse Bus = Verbindungsweg zwischen Systemkomponenten Bündel von funktional zusammengehörenden Signalleitungen, auf denen fest formatierte Bitfolgen transportiert werden müssen seriell (1-Bit-Leitung, billige Lösung) parallel (parallele Übertragung mehrerer Bits) Busse können mehrere Rechnerkomponenten verbinden Synchronisation erforderlich Mikroprozessor als aktive Komponente (Master) steuert Bussystem. Speicher und E/A-Einheiten sind in der Regel passiv (Slaves). Zwei Systemkomponenten werden gleichzeitig auf den Bus geschaltet (je ein Sender und Empfänger).

47 Busspezifikationen Standardisierung von Bussen zur Kombination von Baugruppen verschiedener Hersteller Spezifikationen mechanische und elektrische Eigenschaften Regeln für Funktionsabläufe zwischen Busteilnehmern (Busprotokolle) Bussignale Zeitverhalten Zusammenwirken der Bussignale Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 387

48 Bussignale Signalfluss unidirektional (z.b. zum Anlegen von Adressen) bidirektional (z.b. für Datentransport) Steuersignale: meist 0-aktiv Signalausgänge mit TriState-Logik Zustände 0 1 hochohmig (zur Signalabkopplung) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 388

49 Leitungsverbindungen Sammelleitungen Stichleitungen Daisy-Chain-Leitungen in out Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 389

50 Busankopplung CE=1: hochohmiger Zustand der Datenbusanschlüsse Daten-, Adress- und Steuerleitungen werden über Treiber an Bus geschaltet Treiberbausteine Tri-State-Funktion treiben grössere Buslast (CE,R/W) (0,0): A B (0,1): A B (1,x): hochohmig Torsten Braun, IAM, Universität Bern: GTI, WS 00/ A0 B A7 B7 CE R/W

51 Busarten Unterscheiden von Leitungsbündeln (Systembus) Datenbus Adressbus Steuerbus Versorgungsbus Varianten 32-Bit-Prozessoren: 32-Bit Adress- und Datenbus (Split-Bus) 64-Bit-Prozessoren: 64-Bit-Bus im Multiplexbetrieb für 64-Bit-Daten und 32/64-Bit-Adressen (Multiplex-Bus) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 391

52 Split- und Multiplex-Bus Split-Bus getrennte Adress- und Datenleitungen Motivation: Adresslänge unterscheidet sich von Speicherzellenlänge 32 Bit-Adressbus: Adressierung von 2 32 = 4 GB Daten 64-Bit-Datenbus: Ansprechen von 64 Bit Daten in einem Zugriff gleichzeitige Übertragung von Daten und Adressen separate Arbitrierung möglich Multiplex-Bus Adressen und Daten werden nacheinander (Multiplexbertrieb) übertragen bei gleicher Leitungszahl höhere Übertragungsbreite Turnaround-Zyklus zwischen Adressausgabe und Dateneingabe zur Richtungsumschaltung Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 392

53 Buszyklenarten Einzelbuszyklus eine einzige Datenübertragung Blockbuszyklus Annahme: Prozessoren mit On-Chip- Cache zur Zwischenspeicherung von Befehlen und Daten Blockweises Laden (cache fill) und Schreiben (write back) der Cache- Inhalte, Blockgrösse: z.b. 4 Wörter Erster Zugriff wie Einzelbuszyklus, weitere Zugriffe benötigen weniger Zeit nur 1 initialer Adresstransfer; prozessorexterne Adressfortschaltung durch Speicheransteuerung oder Speicherbausteine DMA-Zyklus Folge einzelner Übertragungen mit jeweils einzelner Adressierung (fortlaufend oder nicht verändernd) Langer Blockbuszyklus erlaubt mehr als 4 Datentransfers für Speicher-Speicher- Transfers Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 393

54 Buszyklen bei Split-Bus A 1 Einzelbuszyklus A 32 D 32 D 1 A 1 Blockbuszyklus DMA-Zyklus A 32 D 32 D 1 A 32 D 32 A 1 D 1 A 2 D 1 D 1 D 1 A 3 A 4 D 2 D 3 (nicht)veränderliche Adressen DMA-Zyklus (beide Flanken) A 32 A 1 A 2 A 3 A 4 A 5 A 6 A 7 D 32 D 1 D 2 D 3 D 4 D 5 D 6 Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 394

55 Buszyklen bei Multiplex-Bus A 1 Turnaround- Zyklus A 1 AD 64 Einzelbuszyklus D 1 Lesen AD 64 D1 Schreiben Blockbuszyklus A 1 AD 64 D 1 D 1 D 1 D 1 langer Blockbuszyklus A 1 AD 64 D D D D D D Schreiben langer Blockbuszyklus (beide Flanken) Torsten Braun, IAM, Universität Bern: GTI, WS 00/ A 1 AD 64 D D D D D D D D D D D D

56 Speicher Halbleiterspeicher Schreib-/Lesespeicher (RAM) Festwertspeicher (ROM, PROM, EPROM, EEPROM) Assoziativspeicher (CAM) Massenspeicher Bänder Floppy Disks Magnetplatten optische Platten Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 396

57 Speicherhierarchie Grösse, CPU-Entfernung, Zugriffszeit CPU Register Preis Cache Hauptspeicher Hintergrundspeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 397

58 Speichertypen Register AR, IR, PC,... Cache Idee: 90:10-Regel (90% der Zugriffe auf 10% der Daten) Arbeits-/Primärspeicher Halbleiter-Bauelemente Grösse bis zu 1 GB Hintergrund-/Sekundärspeicher magnetisierbare oder optische Medien Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 398

59 Speichersymbolik I m m Register mit unidirektionalen Schreib-/Leseleitungen D: Datenleitungen m m +1 Register mit bidirektionalen Schreib-/Leseleitungen und Zählfunktion D Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 399

60 Speichersymbolik II A n A 1 n A 2 n D 2 m RAM Zweiport- RAM A n D m A: Adressleitungen n D 1 m ROM D m Assoziativspeicher (content addressable memory, CAM) D m Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 400

61 ROM und RAM-Speicher Read Only Memory (ROM) Festwertspeicher Random Access Memory (RAM) Speicherzellen können wahlweise angesprochen werden Lese- oder Schreiboperationen ROM und RAM können Daten und Programme enthalten Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 401

62 Festwertspeicher enthält oft Befehle, die durch die CPU für verschiedenartige Aufgaben ausgeführt werden müssen Speicherung von Systemfunktionen in Form von Mikroprogrammen Typen programmable ROM (PROM) erasable PROM (EPROM) electrically EPROM (EEPROM) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 402

63 ROM Decodierer Codierer Steuerlogik Bausteinanwahl Adresse Datum Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 403

64 RAM Decodierer Speicherzellen Steuerlogik Datenbustreiber Bausteinanwahl Adresse Datum Lese-/Schreibanwahl Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 404

65 Content Addressable Memory (CAM) Alterungslogik Speicherzellen Adresszellen beschreibbare Adresszellen Einsatz: Cache-Speicher hit/miss Steuerlogik Laden Adresse Datum Anwahl Lesen/Schreiben Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 405

66 Adressierung von Systemkomponenten isolierte Adressierung speicherbezogene Adressierung Speichereinheiten Interfaceeinheiten Speicheradressen µp Steuerleitung A31-0 E/A-Adressen Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 406

67 Adressierungshierarchie Ebenen Speicherplatz- / Registeradressen Bausteinebene Blockebene Kartenebene codierte Adressierung jedes Codewort eines Felds zur Komponentenanwahl nutzbar erfordert Dekodierbausteine auf Karten Torsten Braun, IAM, Universität Bern: GTI, WS 00/ MB-Speicherkarte: Adresse einer Speicherzelle Kartenanwahl Blockanwahl Wortadresse Byteadresse Interface-Karte: Adresse eines Interface-Registers Kartenanwahl Bausteinanwahl Registeradresse

68 Adressdekodierung Kartenadresse, z.b. 0x02 Block 0 Block 1 Block 2 Block 3 = SEL CE CS CS CS CS A31-A24 A23-A22 A21-A2 Torsten Braun, IAM, Universität Bern: GTI, WS 00/ CE: Chip Enable SEL: Select

69 Byte-, Halbwort-, Wortanwahl Byte-Enable-Signale BE3-0 zur Adressierung einzelner Bytes Auswertung der Adressbits A1-0 rechtsbündiges Speichern von Bytes oder Halbwörten in Registern erfordert Verschiebelogik im Prozessor im Beispiel: Big-Endian Byte-Ordering Datenformat (SIZ1-0) Adresse A Speicherwort/Datenbus Byte (01) Halbwort (10) Wort (00) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 409

70 Dynamische Busbreite Am Datenbus angeschlossene Einheiten können Torbreite von 8, 16, 32 Bits haben Adressierte Einheit teilt während Buszyklus Busbreite (bus width) mit Steuersignale BW0, BW1 links- oder rechtsbündiger Anschluss der 8/16-Bit-Einheiten am Datenbus Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 410

71 Dynamische Busbreite Prozessorregister Verschiebelogik Datenbus 32-Bit-Transport zwischen Prozessorregister und linksbündig angeschlossenem 16-Bit-Speicher bei ungerader Speicheradresse 3 B 2 0 Datenbus 3 HW 1 2 W 2 1 W Bit- Speicher SIZ1 SIZ0 A2 A1 A0 BW1 BW Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 411

72 Datentransportsteuerung Abläufe beim Durchführen des Datentransports (Buszyklus) Adressieren der passiven Einheit (Slave) Ankoppeln der adressierten Einheit an den Datenbus Angabe der Transportrichtung Bereitstellung der Adresse Bereitstellung und Übernahme der Daten Steuerung der Abläufe bei der aktiven Einheit (Master) Slave mit Quittierungs- und Signalisierungsfunktionen Synchronisation der Aktivitäten von Master und Slave synchron (durch Bustakt) asynchron (durch Steuersignale) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 412

73 Synchroner Bus Schreib-/Lesezyklus Schreib-/Lesezyklus ohne Wartezyklen mit 1 Wartezyklus BUSCLK Adresse gültig Datum gültig Daten- Adresse gültig nicht gültig Datum SlaveDatum über- nahmegültig (write) bereit(read) Datenübernahme CSTART (Master) READY (Slave) Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 413

74 Signale beim asynchronen Bus AS: Address Strobe durch Master zur Anzeige der Gültigkeit der Adresse DS: Data Strobe vom Master zur Anzeige gültiger Daten beim Schreiben zur Datenübernahme beim Lesen DTACK: Data Transfer Acknowledge vom Slave zur Datenübernahme beim Schreiben zur Anzeige gültiger Daten beim Lesen Verzögern des Buszyklus Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 414

75 Asynchroner Bus Schreibzyklus Lesezyklus ohne Wartezyklenohne Wartezyklen Lesezyklus mit 1 Wartezyklus CPUCLK AS DS DTACK Adresse gültig DatumDaten-Adresse Datum gültig über- nahme gültig gültig Torsten Braun, IAM, Universität Bern: GTI, WS 00/ Daten-AdresseSlavübernahme gültig nicht bereit Datum gültig Datenübernahme

76 Datentransport für 16MB-Speicherkarte 16 MB RAM Delay Kartenanwahllogik SEL Speicheransteuerlogik DTACK DS A31-24 AS A23-2 BE3-BE0 R/W D31-0 Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 416

77 Asynchroner Schreib- und Lesezyklus Master Slave Schreibzyklus Lesezyklus Datum bereit Datenübernahme Datenübernahme Datum bereit Prozessortakt A31-2,BE3-0 R/W AS DS DTACK D31-0 vom Master v. Slave Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 417

78 Synchroner Schreib- und Lesezyklus Schreibzyklus Lesezyklus Bustakt A31-2,BE3-0 R/W CSTART READY D31-0 v. Master v. Slave Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 418

79 Synchroner Blockbuszyklus Einzellesezyklus Blockbuszyklus als Lesezyklus Takt A31-4 BE3-0 A3-2 R/W CSTART LAST READY BREADY D31-0 Datum Datum Datum Datum Datum Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 419

80 RAMs statische RAMs SRAMs basieren auf Flipflops teuer schnell (geringere Zugriffszeit) grösserer Platzbedarf zum Aufbau von Cache-Speichern dynamische RAMs DRAMs basieren auf Kondensatoren preiswert langsamer (grössere Zugriffszeit wegen Erholzeit (Auffrischen): 2 Zugriffe / Zyklus) kompakter zum Aufbau von Hauptspeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 420

81 SRAM-Struktur A9-A0 Zeilenadresskodierer 1-Bit- Speicherzelle (Flipflop) Speichermatrix 1024x1024 Bits Leseverstärker CS WE D in Spaltenadressdekodierer Schreibverstärker A19-A Torsten Braun, IAM, Universität Bern: GTI, WS 00/ D out

82 Schreib- und Lesezyklus bei SRAMs Schreibzyklus Lesezyklus Adresse CS WE D in gültige Daten D out gültige Daten Zugriffszeiten: 5-80 ns Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 422

83 DRAM-Struktur CAS RAS Refresh- Steuerung Refreshzähler Zeilenadresskodierer 1-Bit- Speicherzelle (Kondensator) Speichermatrix 2048x2048 Bits Z A R A10-A0/ A21-11 D in S A R D in Puffer Schreib-/Lese-Verstärker D out Puffer D out WE WE- Steuerung Spaltenadressdekodierer Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 423

84 1-Bit-DRAM-Speicherzelle C Leitung D i T C sp Zeilenanwahlleitung Vorteil: Platzbedarf (4:1) Nachteil: Entladen des Kondensators erfordert Auffrischen Auslesen der Bits einer Zeile in Flipflops der Lese- /Schreibverstärker mit anschliessendem Zurückschreiben (doppelte Zykluszeit) implizites Auffrischen beim Lesen und Schreiben minimale Refresh-Abstände: ms explizite Refresh-Zyklen Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 424

85 Schreib- und Lesezyklus bei DRAMs Schreibzyklus Lesezyklus Adresse Reihe Spalte Reihe Spalte RAS CAS WE D in gültige Daten D out gültige Daten typische Zeiten: Zugriffszeiten: 60 ns, Zykluszeit: 110 ns Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 425

86 Aufbau von Speicherbänken Adresse 1M-1 1M-1 Bitspeicher Bytespeicher Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 426

87 0 4 Aufbau von Speicherbänken M-4 4M-3 4M-2 4M-1 4M 4M+1 4M+2 4M+3 8M-4 8M-3 Adresse Torsten Braun, IAM, Universität Bern: GTI, WS 00/ M-2 8M

88 Verschränken von Speicherbänken Aufeinanderfolgende Speicherzugriffe im Abstand der Zykluszeit der Speicherbausteine Abwarten der Erholzeit (Rückschreiben) bei DRAMs führt zu Wartezyklen Vermeiden des Problems durch Unterteilen des Speichers in eigenständige Bänke Aufeinanderfolgende Zugriffe verursachen Bankwechsel. Bank Interleaving A1 D1 A3 D3 A1 D1 A2 D2 A3 A2 D2 A4 D4 1 Speicherbank 2 Speicherbänke Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 428

89 Verschränken von Speicherbänken Bank Bank Bank Bank 3 DRAM-Controller Steuerung Ansteuerlogik Ansteuerlogik Ansteuerlogik Ansteuerlogik READY SEL1 SEL2 SEL3 SEL4 A31-A24 A3-A2 NARQ A23-A4 BE3-BE0 Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 429

90 Überlappen von Buszyklen Wartezeiten falls Zugriffszeit > Buszykluszeit A1 Überlappen der Buszyklen Adresse des nächsten Buszyklus wird während des aktuellen Buszyklus erzeugt Voraussetzung: Aufteilung des Speichers in Bänke A1 D1 A2 D2 A2 D1 A3 D2 A4 D3 A5 D4 D5 A1 A2 D1 A3 D2 A4 D3 A5 D4 D5 Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 430

91 Speichermodule SIMMs single in-line memory modules Datenanschlussbreite 8-32 Bits einseitige Benutzung Beispiel: 8-Bit-SIMM Zugriffsorganisation: 4M. 1 Byte 1 Modul mit 8 Datenbusanschlüssen (30 Kontakte): 8 DRAM-Bausteine mit je 4M. 1 Bit DIMMs double in-line memory modules Datenanschlussbreite 64 Bits, 168 Kontakte zweiseitige Benutzung Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 431

92 SIMMs und DIMMs Auswerfer Fixierungen Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 432

93 Ein-/Ausgabe-Einheit I/O-Unit Schnittstelle zwischen Mikroprozessorsystem (Systembus) und E/A- Geräten parallele / serielle Datenübertragung Ein-/Ausgabe von Daten und Programmen ggf. mehrere parallele I/O- Ports Torsten Braun, IAM, Universität Bern: GTI, WS 00/ elementarer Baustein: Interface-Baustein mindestens: anwählbares Datenregister zur Zwischenspeicherung Steuerfunktionen zur Synchronisation der Datenübertragung Daten-, Steuer-, Statusregister Optionen: E/A-Prozessoren, DMA-Controller Steuerung von Ein- und Ausgabe sowie des I/O-Bus erfolgt nicht notwendigerweise durch die CPU, sondern ist durch eigene Prozessoren der I/O-Einheiten möglich

94 Ein-/Ausgabe-Geräte Bildschirme Tastatur Bildschirm + Tastatur = Terminal alphanumerisch grafisch Maus Grafik-Tablett Lochkarten-Leser und -Stanzer Drucker, Plotter Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 434

95 Steuerung der Ein-/Ausgabe Anforderungen CPU kann beschäftigt sein, wenn I/O-Gerät Daten übertragen will I/O-Geräte können wesentlich langsamer als CPU sein keine Blockierung der CPU durch I/O! E/A-Einheit (I/O-Controller) Steuerung von mehreren Endgeräten gleichzeitig Zwischenspeicherung von Daten in Puffer Endgerät E/A-Einheit Puffer Statuswort Steuersignale Ein-/Ausgabe- Daten Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 435

96 Ein-/Ausgabe-Formen Programmierte Ein-/Ausgabe CPU prüft periodisch Statuswort und führt entsprechende Aktionen (z.b. Lesen oder Schreiben aus/in Puffer) durch. Interrupts E/A-Einheit erzeugt Interrupt-Signal beim Eintreten eines bestimmten Ereignis (z.b. Sendebereitschaft oder empfangene Daten) Programmunterbrechung und Verarbeitung des Ereignis Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 436

97 Ausblick: Rechnerarchitektur Vorlesung im Sommersemester Inhalt: Maschinenbefehle und Adressierungsarten Maschinennahe Programmierung Busse und Systemstrukturen Interrupts und Direct Memory Access Speicherorganisation Ein-/Ausgabe Betriebssysteme Rechnerkommunikation Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 437