Schnelle A/D- und D/A-Wandler für 100GbE. - Stand der Technik und Ausblick -
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- Marielies Fuhrmann
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1 Schnelle A/D- und D/A-Wandler für 100GbE - Stand der Technik und Ausblick - Markus Grözing, Damir Ferenci, Thomas Alpert, Felix Lang INT, Institut für Elektrische und Optische Nachrichtentechnik Institut für Prof. Elektrische Dr.-Ing. und Optische Manfred Nachrichtentechnik Berroth Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 1
2 Inhalt Stand der Technik A/D-Wandler ISSCC 2003: 20 GS/s, 8 bit, SiGe-Buffer + 80x//CMOS-Pipeline, Agilent ISSCC 2006: 22 GS/s, 5 bit, SiGe-Flash, Nortel ISSCC 2008: 24GS/s, 6 bit, 160x//CMOS-SAR, Nortel Stand der Technik D/A-Wandler ISSCC 2005: 22GS/s, 6 bit, SiGe-Flash Unär, (Nortel) A/D- und D/A-Wandler für 100GbE-Systeme Stand der A/D- und D/A-Wandler-Entwicklung am INT Zusammenfassung Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 2
3 ISSCC 2003: 20GS/s 8b ADC in 0.18µm CMOS (Agilent) ISSCC 2003 / SESSION 18 / NYQUIST A/D CONVERTERS / PAPER 18.1 A 20GS/s 8b ADC with a 1MB Memory in 0.18µm CMOS Ken Poulton, Robert Neff, Brian Setterberg, Bernd Wuppermann, Tom Kopley, Robert Jewett, Jorge Pernillo, Charles Tan, Allen Montijo 1 Agilent Laboratories, Palo Alto, CA, 1 Agilent Technologies, Colorado Springs, CO Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 3
4 ISSCC 2003: 20GS/s 8b ADC in 0.18µm CMOS (Agilent) ISSCC 2003 / SESSION 18 / NYQUIST A/D CONVERTERS / PAPER 18.1 A 20GS/s 8b ADC with a 1MB Memory in 0.18µm CMOS Ken Poulton, Robert Neff, Brian Setterberg, Bernd Wuppermann, Tom Kopley, Robert Jewett, Jorge Pernillo, Charles Tan, Allen Montijo 1 Agilent Laboratories, Palo Alto, CA, 1 Agilent Technologies, Colorado Springs, CO Institut für Elektrische und Optische Nachrichtentechnik Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 4
5 ISSCC 2003: 20GS/s 8b ADC in 0.18µm CMOS (Agilent) ISSCC 2003 / SESSION 18 / NYQUIST A/D CONVERTERS / PAPER 18.1 A 20GS/s 8b ADC with a 1MB Memory in 0.18µm CMOS Ken Poulton, Robert Neff, Brian Setterberg, Bernd Wuppermann, Tom Kopley, Robert Jewett, Jorge Pernillo, Charles Tan, Allen Montijo 1 Agilent Laboratories, Palo Alto, CA, 1 Agilent Technologies, Colorado Springs, CO Institut für Elektrische und Optische Nachrichtentechnik Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 5
6 ISSCC 2003: 20GS/s 8b ADC in 0.18µm CMOS (Agilent) ISSCC 2003 / SESSION 18 / NYQUIST A/D CONVERTERS / PAPER 18.1 A 20GS/s 8b ADC with a 1MB Memory in 0.18µm CMOS Ken Poulton, Robert Neff, Brian Setterberg, Bernd Wuppermann, Tom Kopley, Robert Jewett, Jorge Pernillo, Charles Tan, Allen Montijo 1 Agilent Laboratories, Palo Alto, CA, 1 Agilent Technologies, Colorado Springs, CO Institut für Elektrische und Optische Nachrichtentechnik Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 6
7 ISSCC 06: 22GS/s 5b ADC in 0.13µm SiGe BiCMOS (Nortel) ISSCC 2006 : VERY HIGH-SPEED ADCs AND DACs A 22GS/s 5b ADC in 0.13µm SiGe BiCMOS Peter Schvan, Daniel Pollex, Shing-Chi Wang, Chris Falt,Naim Ben-Hamida Nortel, Ottawa, Canada Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 7
8 ISSCC 06: 22GS/s 5b ADC in 0.13µm SiGe BiCMOS (Nortel) ISSCC 2006 : VERY HIGH-SPEED ADCs AND DACs A 22GS/s 5b ADC in 0.13µm SiGe BiCMOS Peter Schvan, Daniel Pollex, Shing-Chi Wang, Chris Falt,Naim Ben-Hamida Nortel, Ottawa, Canada Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 8
9 ISSCC 2008: 24GS/s 6b ADC in 90nm CMOS (Nortel) ISSCC 2008 / SESSION 30 / DATA-CONVERTER-TECHNIQUES / 30.3 A 24GS/s 6b ADC in 90nm CMOS Peter Schvan 1, Jerome Bach 2, Chris Falt 1, Philip Flemke 1, Robert Gibbins 1, Yuriy Greshishchev 1, Naim Ben-Hamida 1, Daniel Pollex 1, John Sitch 1, Shing-Chi Wang 1, John Wolczanski 1 1 Nortel, Ottawa, Canada; 2 ST-Microelectronics, Crolles, France Figure : ADC architecture including on-chip memory for testing. Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 9 Institut für Elektrische und Optische Nachrichtentechnik
10 ISSCC 2008: 24GS/s 6b ADC in 90nm CMOS (Nortel) ISSCC 2008 / SESSION 30 / DATA-CONVERTER-TECHNIQUES / 30.3 A 24GS/s 6b ADC in 90nm CMOS Peter Schvan 1, Jerome Bach 2, Chris Falt 1, Philip Flemke 1, Robert Gibbins 1, Yuriy Greshishchev 1, Naim Ben-Hamida 1, Daniel Pollex 1, John Sitch 1, Shing-Chi Wang 1, John Wolczanski 1 1 Nortel, Ottawa, Canada; 2 ST-Microelectronics, Crolles, France Figure : Schematic of the T/H and CML to CMOS converter. Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 10 Institut für Elektrische und Optische Nachrichtentechnik
11 ISSCC 2008: 24GS/s 6b ADC in 90nm CMOS (Nortel) ISSCC 2008 / SESSION 30 / DATA-CONVERTER-TECHNIQUES / 30.3 A 24GS/s 6b ADC in 90nm CMOS Peter Schvan 1, Jerome Bach 2, Chris Falt 1, Philip Flemke 1, Robert Gibbins 1, Yuriy Greshishchev 1, Naim Ben-Hamida 1, Daniel Pollex 1, John Sitch 1, Shing-Chi Wang 1, John Wolczanski 1 1 Nortel, Ottawa, Canada; 2 ST-Microelectronics, Crolles, France Figure : Multi-phase clock generator. Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 11 Institut für Elektrische und Optische Nachrichtentechnik
12 ISSCC 2008: 24GS/s 6b ADC in 90nm CMOS (Nortel) ISSCC 2008 / SESSION 30 / DATA-CONVERTER-TECHNIQUES / 30.3 A 24GS/s 6b ADC in 90nm CMOS Peter Schvan 1, Jerome Bach 2, Chris Falt 1, Philip Flemke 1, Robert Gibbins 1, Yuriy Greshishchev 1, Naim Ben-Hamida 1, Daniel Pollex 1, John Sitch 1, Shing-Chi Wang 1, John Wolczanski 1 1 Nortel, Ottawa, Canada; 2 ST-Microelectronics, Crolles, France Figure : Interleaved SAR ADC. Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 12 Institut für Elektrische und Optische Nachrichtentechnik
13 ISSCC 2008: 24GS/s 6b ADC in 90nm CMOS (Nortel) ISSCC 2008 / SESSION 30 / DATA-CONVERTER-TECHNIQUES / 30.3 A 24GS/s 6b ADC in 90nm CMOS Peter Schvan 1, Jerome Bach 2, Chris Falt 1, Philip Flemke 1, Robert Gibbins 1, Yuriy Greshishchev 1, Naim Ben-Hamida 1, Daniel Pollex 1, John Sitch 1, Shing-Chi Wang 1, John Wolczanski 1 1 Nortel, Ottawa, Canada; 2 ST-Microelectronics, Crolles, France Figure : ENOB vs. input frequency at Fs=24GS/s. Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 13 Institut für Elektrische und Optische Nachrichtentechnik
14 ISSCC 2008: 24GS/s 6b ADC in 90nm CMOS (Nortel) ISSCC 2008 / SESSION 30 / DATA-CONVERTER-TECHNIQUES / 30.3 A 24GS/s 6b ADC in 90nm CMOS Peter Schvan 1, Jerome Bach 2, Chris Falt 1, Philip Flemke 1, Robert Gibbins 1, Yuriy Greshishchev 1, Naim Ben-Hamida 1, Daniel Pollex 1, John Sitch 1, Shing-Chi Wang 1, John Wolczanski 1 1 Nortel, Ottawa, Canada; 2 ST-Microelectronics, Crolles, France Figure : ADC die micrograph w/o memory and performance summary. Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 14 Institut für Elektrische und Optische Nachrichtentechnik
15 ISSCC 2005: 22GS/s 6b DAC in 0.13µm SiGe BiCMOS (Nortel) ISSCC 2005 : A 22GS/s 6b DAC with Integrated Digital Ramp Generator Peter Schvan, Daniel Pollex, Thomas Bellingrath* Nortel, Ottawa, Canada, *IMS Stuttgart Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 15
16 ISSCC 2005: 22GS/s 6b DAC in 0.13µm SiGe BiCMOS (Nortel) ISSCC 2005 : A 22GS/s 6b DAC with Integrated Digital Ramp Generator Peter Schvan, Daniel Pollex, Thomas Bellingrath* Nortel, Ottawa, Canada, *IMS Stuttgart Institut für Elektrische und Optische Nachrichtentechnik Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 16
17 ADC - State of the Art Parameter TelAsic[1] Nortel [2] Agilent [3] Nortel [4] INT 100 GET Target Technology 120nm 210GHz SiGe- BiCMOS 130nm 150GHz SiGe- BiCMOS 180nm CMOS + 40 GHz SiGe- BiCMOS 90nm CMOS 90 nm / 65 nm CMOS GP Concept Flash Flash Pipeline 80x // SAR 160 x // Flash 2 (4) x // SAR 160 (320) x // Vdd (V)? & & 2.5 Sample rate (GS/s) (50-56) -3dB BW (GHz) ~12 ~ 5.5 ~ 6.6 ~ 6 ~ 15 nom. Res. (bit) ENOB (bit)? 5G 7G 0.5G 6G 1G 8G 12G > 2.0G (> 4 G) > 12.5G (> 20G) Input Vpp diff? Power (W) ~ 1.0 ~ 2 Size (mm 2 ) 2.2 x x x x x 2.2 Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 17 4x4
18 25 GS/s 6 bit 2-Fold Interleaved ADC Concept 6x 25 Gbit/s b 0 b 5 6 bit ADC Input Input Interpolated Flash 12.5 GS/s 6 bit ADC Interpolated Flash clk clk clk 12.5 GHz clk 12.5 GS/s b 0 b 5 6x 25 Gbit/s Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 18
19 25 GS/s 6 bit 2-Fold Interleaved ADC Test Bench Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 19
20 Simulated Input & Output Signal of 25GHz 6bit 1.2GHz Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 20
21 Simulated Output Spectrum of 25GHz 6bit 1.2GHz ADC_Out ADC_id_Pad ADC_id_Scr Pegel [dbv] Frequenz [GHz] Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 21
22 25 GS/s ADC ENOB (Schematic Simulation, No Mismatch) ENOB Frequency [GHz] Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 22
23 25 GS/s 6 bit 2-Fold Interleaved DAC Concept 6x 25 Gbit/s b 0 b 5 6 bit DAC 12.5 GHz Binary weighted clk clk clk clk 12.5 GS/s 6 bit DAC I out I out I Dummy I Dummy R L =50 Ω Binary weighted 12.5 GS/s b 0 b 5 6x 25 Gbit/s Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 23
24 25 GS/s 6 bit 2-Fold Interleaved DAC Test Bench Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 24
25 Simulated Output & Internal Signals of GHz Output 1.367GHz, 25GS/s +500mV -500mV Timing clk signal & data Output Stage +500mV -500mV Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 25
26 25 GS/s DAC ENOB (Schematic Simulation, No Mismatch) ENOB Frequency [GHz] Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 26
27 Summary State of the ADC-Art shown: 24 GS/s, 6 bit nominal, 4.2 bit 12 GHz, 1.2W, 90nm-CMOS Nortel design State of the DAC-Art shown: 22 GS/s, 6 bit nominal, 130nm-SiGe-BiCMOS Nortel design State of the ADC & DAC-Art at INT shown 1 st target: GS/s, 6 bit nomial concept: 2-fold interterleaved flash converters designs nearly finished on schematic level layout design has started Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 27
28 Back Up Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 28
29 ADC & DAC Technical Challenges ADC Concept / ADC Parallelization Method Strong Parallelization versus Weak Parallelization SAR/Pipeline Sub-ADCs versus Flash (+Interpolation) Sub-ADCs Achieve Large enough ADC Input-Bandwidth ( ERBW) Circumvent ADC Bubble Errors / DNL / INL Multi-Step-Comparison (i.e. Interpolation) Calibration of Comparator Offsets DAC Concept /DAC Parallelization Method Interleaving of Current Switch DACs Achieve Large enough DAC Output Bandwidth ( ERBW) Circumvent Glitches / DNL / INL Thermometer Code versus Binary Code Implementation Calibrate Clocks Driving the Sub ADCs / DACs ( ENOB) Deal with massive parallel Multi-Gigabit Digital Inputs/Outputs Test / Characterization Packaging Technology Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 29
30 A/D-Wandler-Komponenten: Schaltpläne M. Grözing, M. Berroth, E. Gerhardt, B. Franz, W. Templ, High-speed ADC building blocks in 90 nm CMOS, 4th Joint Symposium on Opto- and Microelectronics Devices and Circuits (SODC) 2006, Duisburg, Germany, September 2-8, Abtast-Halte-Glied V in,d CLK _CLK Komparator A=1 A=1 A=1 V in,d A=1 V out,d V comp,d Entscheider-Flip-Flop V D Q D Q in,d CLK _CLK V out,d A=1 V out,d W W/2 Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 30 V in,d V in,d V in,d W/2 CLK CLK _CLK V hold,d I 0 V DD V SS I 0 1 / 2 I 1 1 / 2 I 1 _CLK V out,d V DD V out,d V SS V DD V out,d V SS
31 _V in V in V SS Abtast-Halte-Glied: Layout V in,d A=1 A=1 A=1 V out,d V SS _V CLK I Bias CLK _CLK V out _V out V CLK V SS Institut für Elektrische und Optische Nachrichtentechnik Schnelle A/D- und D/A-Wandler für 100GbE Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 31 M. Grözing, M. Berroth, E. Gerhardt, B. Franz, W. Templ, High-speed ADC building blocks in 90 nm CMOS, 4th Joint Symposium on Opto- and Microelectronics Devices and Circuits (SODC) 2006, Duisburg, Germany, September 2-8, 2006.
32 M. Grözing, M. Berroth, E. Gerhardt, B. Franz, W. Templ, High-speed ADC building blocks in 90 nm CMOS, 4th Joint Symposium on Opto- and Microelectronics Devices and Circuits (SODC) 2006, Duisburg, Germany, September 2-8, ps A/D-Wandler-Komponenten: Messergebnisse 10 ps 15 ps 20 ps 30 ps -0.4 T S Abtast-Halte-Glied: BW in > 30 GHz 40 Gbit/s, 10 GHz, PRBS Ausgangsspannung [V] Phasenrand [Grad] mit Peaking ohne Peaking Komparator: t s = 43ps Zeit [ps] 200 mv 25 mv Flip-Flop 100 mv 50 mv 35 mv 400 mv 300 mv Eingangs-Bitrate [Gbit/s] Prof. Dr.-Ing. Manfred Berroth , Uni Stuttgart, M.Grözing / INT 32
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