Ferienakademie Kurs 8: Mikroelektronik und Mikrosystemtechnik Schlüsseldisziplinen der heutigen Hochtechnologie.

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1 Ferienakademie 2004 Kurs 8: Mikroelektronik und Mikrosystemtechnik Schlüsseldisziplinen der heutigen Hochtechnologie Rolf Jochen Kaiser September 2004

2 1 Rückblick 11 Die ersten Schritte Einige wichtige Meilensteine auf dem Weg sind: 1926/34 Patente zu Feldeffekttransistoren (JE Lilienfeld, O Heil) Bipolartransistor aus Ge (William Shockley, Walter Brattain, John Bardeen) integrierte Schaltung aus Ge (Jack Kilby) Planartechnologie (J Hörni) CMOS-Inverter (FM Wanlass) DRAM-Speicherzelle (RH Dennard) Mikroprozessor (T Hoff, F Faggin) Gordon Moore: Moore sche Gesetz 12 Langkanal-CMOS Transistor Source Gate Drain n + n + Source Gate Drain p + p + p n Bulk Abbildung 1: Querschnitt eines n-kanal MOSFETs (links) bzw eines p-kanal MOSFETs (rechts) Der n-kanal bzw p-kanal MOSFET (s Abb 1) sind noch immer die dominierenden FET im Bereich der Mikroelektronik Beim klassischen Langkanal-MOSFET wird durch eine am Gate anliegende Steuerspannung U G der Strom von Source zu Drain I DS gesteuert Die verwendeten Wafer sind meistens p-dotiert, weswegen der p-kanal MOSFET dann in einer n-dotierten Wanne liegt (nicht gezeichnet) Das Substrat kann aufgrund der Dicke als neutral angenommen werden Damit ergibt sich bei thermodynamischen Gleichgewicht das unten abgebildete Banddiagramm (sabb 2 links) Wenn die Gatespannung U G größer als die Flachbandspannung U F B kommt es zu Inversion (sabb 2 rechts) In diesem Zustand hat sich ein Kanal gebildet, durch den ein Elektronen-Strom fließen kann Der n-kanal MOSFET ist dann eingeschaltet Will man die Leistungsfähigkeit der MOSFETs erhöhen, muss der Verstärkungsfaktor β optimiert werden Für den n-kanal MOSFET lautet dieser β = µ n c ox W L mit Bulk c ox = ε ox d ox (1) handouttex 14 September

3 φ Ox φ S E F φ K Metall Oxid p-dotiertes Si Metall + Oxid - p-dotiertes Si Abbildung 2: Banddiagramm des n-kanal MOSFET im thermodynamischen Gleichgewicht (U G = 0, links) und in Inversion (U G > U F B, rechts) Will man β optimieren, muss man demnach einer der vorkommenden Parameter optmieren Die Beweglichkeit µ n konnte ursprünglich nicht verbessert werden (dies gelingt erst neuerdings, vgl Kapitel 3) Die Weite des Gates wollte man nicht beliebig vergrößern, da dies ua der Verringerung der Strukturgröße widersprochen hätte Damit bleibt im wesentlichen die Verringerung der Oxiddicke und der Gatelänge 13 Vergleich von PMOS/NMOS mit CMOS Anfangs bestanden integrierte Schaltungen aus MOSFETs entweder aus PMOS- oder NMOS-FET Der Vorteil bestand in einer einfacheren Prozesstechnik, da nur ein MOSFET-Typ hergestellt wurde Für digitale Schaltungen bedeutete dies jedoch, dass Widerstände notwendig waren, um die gewünschte Funktionalität zu erreichen In Abbildung 3 ist exemplarisch das Schaltbild eines NMOS-Inverters abgebildet In ihm wurden zwei seriell geschaltete n-kanal MOSFETs benutzt, wobei der mit U DD verbundene nmosfet als Widerstand betrieben wird Das führte jedoch zu Leistungsverbrauch in den Widerständen (auch im statischen Betrieb) Somit konnten die vollen Spannungspegel für eine digitale 0 beim NMOS bzw eine digitale 1 beim PMOS durch diese Widerstände nicht erreicht werden U in U DD U out U SS Abbildung 3: NMOS-Inverter [5] Diese Nachteile wurden durch Einführung der CMOS-Technologie beseitigt Der Herstellungsprozess wurde komplizierter Allerdings verringerten sich die Ströme im statischen Betrieb deutlich Die Spannungspegel für die digitale 0 bzw 1 konnten nun besser erreicht werden Da die Eigenschaften einer CMOS-Schaltungen deutlich besser waren, konnte auch der Flächenbedarf reduziert werden 14 CMOS-Logikschaltungen CMOS-Logikschaltungen zeichnen sich dadurch aus, dass sie immer aus einen n-kanal-zweig und einen p-kanal-zweig bestehen (vgl Abb 4) Der n-kanal-zweig orientiert sich zur niedrigeren Spannung U SS hin, der p-kanal-zweig orientiert sich zur höheren Spannung U DD Bei klassischen Langkanal-CMOS Schaltungen (L Gate > 1µm) ist der p-kanal FET dreimal größer als der n-kanal FET sein, da die handouttex 14 September

4 U DD A B Z U SS Abbildung 4: NAND-Gatter[4] Beweglichkeit der Löcher dreimal kleiner ist, wie die der Elektronen (µ p /µ n 3) Üblicherweise sind die Bulk-Anschlüsse der nmosfets mit U SS verbunden bzw die Bulk-Anschlüsse der pmosfets mit U DD Die zugehörigen Verbindungen werden daher nicht extra gezeichnet 15 Entwicklung der CMOS-Technologie bis heute Abbildung 5: Das Moore sche Gesetz anhand der Intel Prozessoren [35] Gordon Moore hielt 1975 einen Vortrag auf der International Electron Devices Meeting, in dem er anhand der Daten von 1960 bis 1980 eine jährliche Verdoppelung der Bauelemente pro Chip feststellte Dieses Moore sche Gesetz konnte auch in den darauffolgenden Jahren aufrecht gehalten werden Die Entwicklung des Marktes für Mikroelektronik wurde nur möglich, da die Kosten für die Bauelemente rasant verringert werden konnten Moore äußerte 1975: The real driving force for this complexity increase is cost per function [30] In der Vergangenheit konnte man stets nach 5 Jahren die zehnfache Rechenleistung für den gleichen Preis kaufen Diese Entwicklung kommt dem Markt zugute Man kann dies in folgendem Merksatz zusammenfassen: Wenn sich die Leistung der Chips je Dollar verzehnfacht, verdoppelt sich der verfügbare Markt[30] Die Konkurrenz auf dem Markt sorgte dafür, dass sich alle drei Jahre das kleinste herstellbare Strukturmaß auf dem Chips halbierte Die Entwicklung der letzten Jahrzehnte ist in Tabelle 1 gezeigt Die handouttex 14 September

5 Jahr L Gate t ox U DD Ladungstr im Kanal Atome im Kanal [µm] [nm] [V ] EIN AUS Kristall Dotier (PMOS) 1e e13 1e e6 30 1e11 3e ,6 10 3,3 1e5 5 3e9 1e ,18 5 1,5 5e3 2 1e ,12 2,2 1, ,065 1,2 1 1 Infineon Technologies AG, Prozesstechnologie C11 2 Intel Corporation (Pressemitteilung ) Tabelle 1: Entwicklung einiger wichtiger Kenndaten der CMOS-Technologie Gatelänge L Gate liegt derzeit bei 120 µm für eingefahrene Prozesse Die Dicke der Oxidschicht t ox beträgt dort mit 22 Å nur noch ein vierfaches der Si-Gitterkonstante Die Firma Intel Corporation erklärte auf einer Presseerklärung am , dass es ihrer Firma gelungen sei, einen neue Technologie zu entwickeln mit einer effektiven Gatelänge von 65 nm Das entspricht einer physikalischen Gatelänge von etwa 35 nm Wann diese Entwicklung ihre natürliche Grenze findet, ist nur eine Frage der Zeit Damit ergibt sich die Herausforderung nach neuen Ansätzen zu suchen 2 CMOS Technologie heute 21 Kurzkanaleffekte Durch zunehmende Verkürzung der Kanallängen sind die sogenannten Kurzkanaleffekte[5] zu einem schwerwiegendem Problem geworden Die wichtigsten Effekte sollen hier kurz vorgestellt werden 211 heiße Ladungsträger Bei kritischen Kanallängen unter 0,8µm (n-kanal) bzw 0,5µm (p-kanal) kommt es zum Auftreten sogenannter heißer Ladungsträger Ursache sind hohe elektrische Feldstärken am drainseitigen Kanalgebiet Durch Stöße mit Gitteratomen werden die schnellen Elektronen Richtung Gate abgelenkt Die führt dazu, dass Ladungsträger die Potentialbarriere zwischen Substrat und Oxid überwinden können Die resultierende reduzierte Elektronenbeweglichkeit im Kanal (beim n-kanal FET) bzw die Veränderung der Einsatzspannung im drainnahem Gebiet und Verkürzung der Kanallänge (beim p-kanal FET) führt zu einer Degradation der Transistorkennlinie Begegnen kann man diesen Problem durch einer Poly-Gate- Technik mit Spacern und LDD (lightly doped drain) zur Reduzierung der Feldstärke am Drainkontakt (vgl Abb 6) 212 Ladungsteilung Die Ursache hierfür liegt in den pn-übergänge von Source bzw Drain zum Bulk-Si Material Durch die Raumladungszonen (RLZ) dieser pn-übergänge (vgl Abb 7) wird die Ladung im Kanal verringert Eine Verringerung der Einsatzspannung ist die FolgeDurch eine Erhöhung der Substratdotierung zwischen Source und Drain unter dem Kanal kann dem entgegen gewirkt werden (vgl Abb 8) 213 DIBL DIBL steht für drain induced barrier lowering Da die Weite der RLZ von U DS abhängt, dehnt sich RLZ zwischen Drain und Substrat für U DS > 0 aus Genauso wie beim Effekt der Ladungsteilung ist handouttex 14 September

6 Abbildung 6: Kurzkanal-MOSFET mit LDD und Spacern [5] Gate Source Drain Silizium Substrat Abbildung 7: Raumladungszone der pn-übergänge für U G = 0 [5] Abbildung 8: HALO-/ Pocket-Implantation [5] eine Verringerung der Ladungen im Kanal die Folge Dadurch reduziert sich die Einsatzspannung Eine HALO-/Pocket-Implantation (vgl Abb 8) ist auch hier eine Maßnahme 214 Schmalkanaleffekt Wird die RLZ länger als die Kanalweite, erhöht sich die Ladung im Kanal Es ergibt sich eine Abhängigkeit der Einsatzspannung von der Kanalweite HALO-/ Pocket-Implantation (vgl Abb 8) ist unterdrücken diesen Effekt 215 Punch-Through-Effekt Dehnt sich die Drain-Substrat-RLZ über den kompletten Kanal bis zur Source-Substrat-RLZ aus, wird die Potentialbarriere zwischen Drain und Source schmäler Die führt zu einem stark ansteigendem Drainstrom Eine mögliche Maßnahme ist das sogenannte Delta-Doping (vgl Abb 9) handouttex 14 September

7 Abbildung 9: Delta-Doping [5] Source Gate Drain p-substrat p-wanne n + n + LOCOS LOCOS Abbildung 10: Bulk Si-MOSFET[19] (links), n-kanal MOSFET[5] (rechts) 22 MOSFET heute In Abbildung 10 sind zwei verschiedene Querschnitte aktueller MOSFETs zu sehen Je nach Einsatz und Technologie gibt es verschiedene Varianten von bulk-si MOSFETs in der Industrie Gemeinsam haben sie alle, dass der Kanal mit dem Substrat verbunden ist und zur Reduzierung der Kurzkanaleffekte verschiedene Techniken zum Einsatz kommen 23 Probleme und Grenzen der planaren (Bulk-) MOS-Transistoren Abbildung 11: Leckstrom bei U G < U th (links), Leckstrom durch das Gateoxid (rechts) [36] handouttex 14 September

8 Abbildung 12: Leistungsbedarf von Prozessoren [36] Die Verkleinerung konventioneller Bulk-MOSFETs stößt zunehmend an Grenzen In den Abbildungen 11 und 12 sind einige Probleme dargestellt Besonders problematisch sind die zunehmenden Leckströme Der steigende Leckstrom durch das Substrat für U G < U th und der Leckstrom durch das Gateoxid beeinflussen das Verhältnis der Ströme I on /I off negativ Ferner werden die Kurzkanaleffekte bei weiter schrumpfenden Kanallängen weiter zunehmen Eine weitere Erhöhung der Geschwindigkeiten ist zudem problematisch, da der ballistische bereich erreicht wird Hier ist der Kanal so kurz, dass die Elektronen noch in der Beschleunigungsphase aus dem Source-Gebiet heraus das Drain-Gebiet erreichen Damit ergibt sich eine Strukturkrise [30], da eine weitere Strukturverkleinerung kaum möglich ist Desweiteren ergibt sich auch eine Energiekrise bei mobilen Clients [30] Bisher konnte bei einer Verkleinerung auch der Energiebedarf verringert werden, wodurch der Gesamtenergiebedarf bei höherer Schaltungskomplexität nicht anstieg Nun könnte eine weitere Zunahme der Schaltungskomplexität zu steigendem Energiebedarf führen Das ist bei mobilen Anwendungen (Handy s, Laptops, etc) problematisch, da diese mit möglichst wenig Energie auskommen sollten 3 Neue Ansätze für MOS-Transistoren 31 Optimierungsmöglichkeiten des MOS-Konzeptes Wenn man sich noch weiter in die Miniaturisierung des MOSFETs vorwagt, kann man versuchen die Kanallänge zu reduzieren Aber ohne neuartige technologische Ansätze führt dies zu einer starken Zunahme der Kurzkanaleffekte, wodurch die Leistungsfähigkeit des MOSFETs stark abnimmt Als Möglichkeiten zur Verbesserung stehen drei Ansätze im Raum: (1) Vergrößerung der Beweglichkeit der Ladungsträger im Kanal, (2) Verwendung anderer Materialien sowie (3) Suchen eines anderen Aufbaus 32 SOI-Konzepte SOI bedeutet Semiconductor-On-Insulator und bezeichnet die Technik, bei der auf ein isolierendes Material ein Halbleiter aufgebracht wird (vgl Abb 13) Bei den SOI MOSFET unterscheidet man verschiedene Typen (vgl Abb 14) Der teilweise verarmte SOI MOSFET (Abb 14 oben links) stellt den einfachsten SOI-MOSFET dar In ihm ist unter dem Source-Kanal-Drain-Gebiet ein vergrabenes Oxid vorhanden, dass den Kontakt zum Substrat unterbindet Aufgrund der Dicke des Hableitermaterials im Kanalbereich, ist nur ein Teil des Halbleiters unter dem Gate ausgeräumt und vollständig verarmt Der voll verarmte SOI MOSFET stellt eine Weiterentwicklung dar (vgl Abb 14 oben rechts) Das Halbleitermaterial unter dem Gate ist so dünn, dass der gesamte Kanalbereich ausgeräumt wird Durch Umkehrung handouttex 14 September

9 p n p n p n Isolator Substrat n + n + p + p + p-wanne n-wanne vergrabene SiO 2 -Schicht p-substrat Abbildung 13: Beispiele für SOI bei FET [5] teilweise verarmter SOI MOSFET voll verarmter SOI MOSFET anreichernder SOI MOSFET Hybrid SOI MOSFET Abbildung 14: verschiedene SOI MOSFET-Typen [7] der Dotierung unter dem Gate erhält man daraus den anreichernden SOI-MOSFET (vgl Abb 14 unten links) Dadurch wird die Verarmung beim voll verarmten SOI MOSFET durch technologische bedingte Inversionsbedingungen ersetzt (MOSFET ist bereits für U G < U th in leichter Inversion) Beim Hybrid SOI-MOSFET (vgl Abb 14 unten rechts) wird ein teilweise verarmter SOI MOSFET verwendet, bei dem der Kanal mit dem nicht verarmten Bereich unter dem Gate verbunden wird Der MOSFET zeigt dadurch Eigenschaften, wie bei Vorhandensein eines zweiten Gates (siehe Kapitel 34) Die wichtigsten Geometrien sind der teilweise verarmte SOI MOSFET (PD SOI) und der voll verarmte SOI MOSFET (FD SOI) Vergleicht man nun die wichtigsten Ansätze (siehe tabelle 2), fallen ein paar Besonderheiten auf Grundsätzlich zeigt der voll verarmte SOI bessere Eigenschaften als der teilweise verarmte SOI Ein besonderer Nachteil ist das Bulk-freies Gebiet unter dem Gate (genannt floating body ) beim PD SOI Dies führt zu hohen Strömen durch Überschwingen, Verlaufsabhängigkeiten (Memory-Effekt, da sich das Substrat evtl auflädt) und dem Kink-Effekt (durch Stoßionisation erzeugte Ladungsträger verschwinden nicht) Die Vorteile eines SOI MOSFET liegen insbesonders bei der Möglichkeit zur dielektrischen Isolation einzelner Bauelemente Damit verschwindet das koventionelle Latch-Up [5] (single transistor latch-up ist aber möglich [7]) Die Schaltgeschwindigkeiten sind aufgrund geringerer Kapazitäten zum Substrat höher Durch die Verringerung der Leckströme ist der Leistungsbedarf geringer Das verringerte aktive Halbleitervolumen führt zu einer besseren Strahlungsresistenz Die International Technology Roadmap handouttex 14 September

10 Bulk PD SOI FD SOI/ DST Dicke Si auf Oxid - 100nm <30nm erhöhtes Source/Drain Nein Nein Ja Sperrschichtkapazität klein kleiner am kleinsten Sperrstrom klein kleiner am kleinsten Soft error rate klein kleiner am kleinsten unerwünschter floating body Nein Ja Nein Betriebsspannung 1,0x 0,9x 0,8x Gate-Verzögerung 1,0x 0,9x 0,7x Tabelle 2: Vergleich verschiedener SOI-Ansätze und Bulk-MOSFET [36] for Semiconductors (ITRS) sagt eine mögliche Steigerung von I on /I off um 15-20%[11] voraus Als weiter Stärke ergänzt sie den Aufbau, der dem konventioneller Bulk-Aufbau stark ähnelt Dadurch ist eine schnelle Anpassung an vorhandene CMOS-Prozesse möglich Die Source-/Drain-Widerstände spielen aber nun eine Rolle (dem kann durch Silizidierung der Source- & Drainkontakte oder durch Verwendung von Metall für Source und Drain begegnet werden) Ein weiterer Nachteil ist die Selbstaufheizung des Gebietes unter dem Gate Vergleicht man die thermische Leitfähigkeit von Silizium mit der von Siliziumoxid (vgl Tabelle 3), wird klar, dass die Wärme des Gatebereich schlecht durch das darunterliegende Oxid abfließen kann Das ergibt ein Problem für analoge Schaltungen durch einen frequenzabhängigen Einfluss auf Ausgangsleitwert und Gegenwirkleitwert der Bauelemente[7] thermische Leitfähigkeit SiO 2 Si Si 07 Ge 03 1,4W/Km 168W/Km 8,3W/Km Tabelle 3: thermische Leitfähigkeit einiger Materialien [9] Insbesondere die Kosten, die insbesondere durch die Oxidherstellung entstehen, sind ein erheblicher Nachteil Für die Herstellung gibt es verschiedene Verfahren Bei epitakische Verfahren wird Silizium auf ein Trägermaterial durch chemische oder physikalische Epitaxie aufgebracht (zb SOS: Si auf Al 2 O 3 ) Durch den langsamen Epitaxieschritt und Gitterfehlpassungen in der gewachsenen Schritt, ist dieses Verfahren problematisch Eine weitere Möglichkeit ist SIMOX, bei dem eine Oxidschicht durch O + - Implantation hergestellt wird Der Sauerstoffionenimplantationsschritt ist großflächig eingesetzt jedoch teuer Als dritte Variante steht die Smart Cut Technologie zur Verfügung Dabei bildet eine oxidierte Si-Scheibe mit H + -Implantation Hohlräume und Blasen Diese Scheibe wird auf ein Si-Substrat gebondet (vgl Abb 15) und die Scheibe wird entlang der Hohlräume abgelöst Die obere abgelöste Scheibe kann nun wieder oxidiert werden und für einen erneuten Durchlauf verwendet werden SiO 2 oxidierte Si-Scheibe Hohlräume Si-Wafer Abbildung 15: gebondete Si-Scheibe auf Si-Substrat[5] handouttex 14 September

11 33 MOSFETs mit höherer Kanalbeweglichkeit 331 Beweglichkeit im Halbleiter Hier zielt das Design von neuen FET primär auf die Erhöhung der Beweglichkeit der Ladungsträger im Kanal Daher soll hier kurz auf die Beweglichkeit eingegangen werden Bei Anlegen eines elektrischen Feldes E an einen Halbleiter gilt für die (Drift-)Beweglichkeit 3 der Elektronen: µ n = v d E = qτ m m (2) Schlägt man die Literaturwerte für einige Halbleiter nach (s Tabelle 4), fällt auf, dass die Beweglichkeiten in Germanium wesentlich größer sind, als in Silizium Dagegen stellt zb GaAs keine vernünftige Alternative dar, da hier die Elektronenbeweglichkeit zwar beachtlich ist, jedoch die Löcherbeweglichkeit noch unter der von Silizium liegt Die Streuzeit τ m (s Gleichung 2) ist die mittlere Zeit, die zwischen zwei Zusammenstößen eines Ladungsträgers mit einem Atom des Halbleiterkristalls liegt Es liegt auf der Hand, dass eine größere Gitterkonstante zu größeren Streuzeiten führt (und damit zu höheren Beweglichkeiten) Ferner muss die Streuzeit auch von der Flug-Richtung des Ladungsträgers im Kristall abhängen So ist Silizium in der (110) Richtung gut durchquerbar, in (100) Richtung dagegen weniger 4 Dies ist an der effektive Masse m erkennbar, die sich näherungsweise aus der Bandstruktur berechnen lässt: ( d m = h 2 2 ) 1 W (k) dk 2 (3) In vielen Kristallen zeigt m Tensoreigenschaften, dann gilt verallgemeinert: ( m ij = h 2 2 ) 1 W (k) (4) k i k j Also muss auch die Beweglichkeit der Ladungsträger von der Bewegungsrichtung im Kristall abhängen Damit ist es bei einem FET nicht völlig egal, wie der Kanal relativ zur Kristallorientierung liegt Betrachtet man entspannte SiGe-Legierungen, lässt sich deren Bandlücke und Gitterkonstante mit dem Germanium-Anteil x berechnen[2]: a SiGe (x) = 0,002733x 2 + 0,0192x + 0,5431 (5) E g,sige (x) = ( 1,17 0,896x + 0,396x 2) [ev] (6) 3 Drift ist die Bewegung eines Ladungsträgers in einem elektr Feld 4 Man überzeuge sich an einem geeigneten Modell µ n bei 300K µ p bei 300K [ ] [ ] cm Si cm V s [ ] [ V s ] cm Ge cm V s [ ] [ V s] GaAs cm 2 V s cm 2 V s Tabelle 4: Beweglichkeiten in Halbleitermaterialien[3] handouttex 14 September

12 Rolf Jochen Kaiser 332 verspannte Gitter Verwendet man Legierungen aus Silizium und Germanium (Si 1 x Ge x ), unterscheidet sich der Kristall von reinen Germanium- bzw Siliziumkristallen Zwar ist die Struktur des Gitters dieselbe (Zinkblende), jedoch ist die Gitterkonstante eine andere Silizium besitzt eine Gitterkonstante a Si = 0,566 nm und eine Bandlücke von E g,si = 0,66 ev; Germanium besitzt eine Gitterkonstante a Ge = 0,5431 nm und eine Bandlücke von E g,ge = 1,12 ev Die jeweiligen Werte der Legierung ergibt sich aus a SiGe (x) = ( 0,002733x 2 + 0,0192x + 0,5431 ) [nm] (7) E g,sige (x) = ( 1,17 0,896x + 0,396x 2) [ev] (8) Dieses gilt jedoch nur für entspannte Kristalle, die keiner mechanischen Zug oder Druck ausgesetzt sind Wächst man nun auf SiGe-Schichten eine Silizium-Schicht auf, so passt die kleinere Gitterkonstante von Silizium nicht zum Gitter der SiGe-Legierung Das Ergebnis ist ein verspanntes Gitter, wie in Abbildung 16 exemplarisch dargestellt Der bisherige ideale Würfel wird durch die Differenz der Gitterkonstanten in x- und y-richtung auseinandergezogen und in z-richtung gestaucht Untersucht man nun σ y σ x σ x σ y Abbildung 16: zweiachsige Verspannung [2] diese Verspannung, so erhält man als Verspannungskomponente (engl strain component) entlang der Achsen [2] ε = ε x = ε y = 1 ν E σ mit σ = σ x = σ y (9) ε z = 2ν E σ (10) Dabei ist E das Elastizitätsmodul und ν die Poissonzahl Für dünne Schichten ergibt sich die Verspannungskomponente aus der Gitterfehlpassung [2] f = ε = a Si a SiGe a SiGe (11) Diese Verspanung kann durch sich überlagernde hydrostatische (in x- und y-richtung) und einachsige (in z-richtung) Verspannung beschrieben werden Für eine hydrostatische Verspannung verschieben sich das durchschnittlichen Valenz- und Leitungsband [2] E v,av = 2ε 1 2ν 1 ν a v (12) E c,av = 2ε 1 2ν 1 ν a c (13) Die zugehörigen Deformationspotentiale sind experimentell und theoretisch bestimmt worden Sie sind in Tabelle 5 wiedergegeben Eine einachsige Verspannung trennt die verschiedenen Bänder: handouttex 14 September

13 a v a c b v b c Si Ge Tabelle 5: Deformationspotential (ev) [2] E v1,lh = 2b v ε 1 + ν 1 ν E v2 = E v3 = b v ε 1 + ν 1 ν E c (2g) = 2 3 b cε 1 + ν 1 ν E c (4g) = 1 3 b cε 1 + ν 1 ν (14) (15) (16) (17) 200 mev 140 mev 4 < ±30 mev 180 mev mev 140 mev LH LH,HH HH strained Si Si 07 Ge 03 Si Abbildung 17: Banddiagramm bei verspanntem Si auf SiGe [9] Betrachtet man nun eine verspannte Siliziumschicht auf einem Si 07 Ge 03 -Substrat, so ergibt sich ein Banddiagramm gemäß Abbildung 17 Zum Vergleich ist in das Bild rechts noch die Bänder von entspanntem Silizium eingetragen Die Höhen der verschiedenen Stufen der Bänder sind proportional zum Ge-Anteil Bei der Verwendung von verspannten Halbleitermaterial gibt es noch ein paar Eigenschaften zu beachten Die kritische Dicke bezeichnet die Dicke, ab der zu erwarten ist, dass ein verspanntes Material durch Defekte sich selbst relaxiert (zb verspanntes Si auf Si 08 Ge 02 : 12 nm [23]) Das Diffusionsvermögen von As (n-dotierung) ist bei steigendem Ge-Anteil erhöht [9, 23] Dagegen nimmt das Diffusionsvermögen von B (p-dotierung) bei steigendem Ge-Anteil ab [9, 23] Ein weiteren Weg die erhöhte Beweglichkeit in verspanntem Material zu erklären, geht von der Entartung des Valenzbandes (bei verspanntem SiGe auf Si) bzw Leitungsbandes (verspanntes Si auf SiGe) aus [33] Dadurch wird die effektive Zustandsdichte reduziert, was eine veringerte Phononen-Streuung zur Folge hat Somit wird die Beweglichkeit größer [33] handouttex 14 September

14 100Å 1µm n + poly SiO 2 Strained Si Relaxed Si 07 Ge 03 n + n + Relaxed Graded Si 1 y Ge y layer y = 0 to 03 Si substrate Abbildung 18: Querschnitt eines FET mit verspanntem Si im Oberflächenkanal[23] 333 strained-si MOSFET Ein Beispiel für einen FET, der eine höhere Beweglichkeit in Silizium ausnutzt, ist in Abbildung 18 zu sehen Dabei wird auf einem Silizium-Substrat schichtweise SiGe mit einem wachsenden Germanium- Anteil aufgebracht Da jede SiGe-Legierung eine andere Gitterkonstante aufweist, muss jede Schicht so dick sein, dass sich der Kristall an der Oberfläche durch Versetzungen wieder entspannt hat Die Silizium- Schicht im Bereich des Kanals wird dagegen möglichst dünn gehalten, weil hier keine Versetzungen auftreten sollen Durch die Verzerrung hat das Silizium in dieser 100 Å dicken Schicht eine größere horizontale Gitterkonstante, wodurch die horizontale Beweglichkeit der Ladungsträger vergrößert ist In E c E F E v Abbildung 19: Banddiagramm des strained n-mosfet (links) und des strained p-mosfet (rechts) bei Inversion [9] E c E F E v Abbildung 19 sind die Bänder unter dem Gate für Inversion zu sehen Das zugverspannte Silizium ergibt eine Typ II Grenzschicht, bei dem sowohl Valenz- als auch Leitungsband nach unten verschoben sind Für die Bewertung des Layouts in Abbildung 18 ist der Verbesserungsquotient (enhancement ratio) hilfreich: r = µ eff, versp Si µ eff, unversp Si 17 (18) Die Beweglichkeit hängt vom effektiven vertikalen elektrischen Feld E eff ab [23] So besitzt der n- MOSFET einen Verbesserungsquotienten r von 15 für E eff = 2 MV/cm, bzw der p-mosfet einen Verbesserungsquotienten r von 1 für E eff = 1 MV/cm Die verschiedene Beweglichkeiten sind in Abbildung 20 aufgetragen Es ist deutlich erkennbar, dass die Erhöhung der Beweglichkeit in dünneren Schichten schlechter ist Dies liegt laut [9] an der Diffusion von Ge in die verspannte Si-Schicht, was zu erhöhter Streuung handouttex 14 September

15 Abbildung 20: Ladungsträger-Beweglichkeit in Abhängigkeit der Dicke der verspannten Si-Schicht [9] an neu entstandenen Ge-Legierungen führt Zwar ist die Beweglichkeit in dickeren Schichten besser, jedoch muss dabei die kritische Dicke beachtet werden Alternativ kann auch der Germanium-Anteil reduziert werden, wodurch die kritische Dicke größer wird, aber die Beweglichkeit weniger vergrößert wird Ein weiteres Problem stellt die Beibehaltung der Verspannung im Verlauf des Prozesses (insb bei thermischen Schritten) zur Herstellung des MOSFETs dar Dieses Problem wird für einen wachsenden Ge-Anteil immer schwieriger Für pmosfets ergibt sich mit einem parasitärer Kanal an der Si-SiGe- Grenzschicht ein besonderes Problem Eine Lösung wäre eine dünne Schicht graduiertes SiGe, bei dem der Anteil von Germanium kontinuierlich reduziert wird Das macht den Prozess aber wieder komplizierter Der sogenannte Selbst-Heiz-Effekt stellt ein weiteres Problem dar Gemäß Tabelle 3 (siehe Seite 10) besitzt SiGe eine deutlich geringere thermische Leitfähigkeit als Silizium Analog zum SOI MOSFET kann auch hier die durch den Kanalstrom erzeugte Wärme schlecht abfließen Durch Selbstaufheizung sinkt der DC-Drainstrom[9], wie in Abbildung 21 erkennbar Die Wechselstromcharakteristik wird davon kaum beeinflusst Da die Verringerung der Schwellspannung und der Germanium-Anteil proportional sind, ist das Band- Offset 5 für die kleinere Schwellspannung beim nmosfet verantwortlich Gleichzeitig ist diese Veränderung unabhängig von der Dicke der Silizium-Schicht Beim pmosfet ist für die Verringerung von U th der parasitäre Kanal an der Si/SiGe-Grenzschicht verantwortlich Denn dieser Effekt tritt nur bei dünnen verspannten Si-Schichten auf, bei denen der parasitäre Kanal einen größeren Einfluss hat Für dickere Schichten wird die Schwellspannung evtl sogar größer Die Struktur des strained-si MOSFET ist also für n-mosfet gut geeignet Dagegen ergeben sich bei Realisierung von p-mosfet einige Probleme 334 strained SiGe In Abbildung 23 ist ein p-mosfet exemplarisch gezeigt Auffallend sind die mit Platin silizidierten Source/Drain-Gebiete Sie sorgen für Injektion hochenergetischer Ladungsträger in den SiGe-Kanal durch Schottky-Source/Drain Folgt man [22] ergeben sich verringerte effektive Masse m im höchsten HH- Band Die Streuung begrenzt die Beweglichkeit hier am stärksten [2] Das Gitter im SiGe-Kanal ist druckverspannt 5 oben erläutert: Band-Offset und Germanium-Anteil sind proportional handouttex 14 September

16 Abbildung 21: Verringerung des Stromes durch Selbstaufheizung [9] Abbildung 22: U th beim nmosfet (links) bzw pmosfet (rechts) [9] nm Technologie von Intel In Abbildung 24 sind die Transistoren der aktuellen Technologie der Firma Intel Corporation gezeigt Wie oben beschrieben haben sie für den NMOS zugverspanntes Material genommmen, dagegen für den PMOS druckverspanntes Material Ein Beispiel für ein Produkt in der 90nm-Technologie ist der Pentium(R) 4 Processor 560 with HT Technology 336 Zusammenfassung Vorteile des MOSFETs mit verspannten Materialien sind die deutlich vergrößerten Beweglichkeiten Die ITRS [11] sagt eine mögliche Verbesserung der Ströme von I on /I off um 20-30% voraus Probleme bilden insbesondere die Prozessierung der verspannten Schichten, die Kristall-/ Materialdefekhandouttex 14 September

17 Abbildung 23: p-mosfet mit verspanntem SiGe-Kanal [22] Traditioneller Ansatz Intel 90nm Technologie Abbildung 24: zweiachsige Zugverspannung (links), einachsige Druckverspannung für PMOS (mitte), einachsige Zugverspannung für NMOS (rechts) [34] te, die Dotieratome haben andere Diffusionseigenschaften und Selbstaufheizung des Kanals 34 double-gate Strukturen 341 Funktionsweise Die in diesem Abschnitt behandelten Strukturen zeichnen sich dadurch aus, dass sie zwei Gate-Kontakte besitzen Die elektrostatische Eigenschaften des Kanals[11, 20] verbessern sich durch den veränderten Aufbau Bei der Simulation des Double-Gate FET (siehe Abb 25) fallen einige Dinge schnell ins Auge Zum einen muss im Bulk-Single-Gate Fall das einzelne Gate den Kanal steuern und gleichzeitig das Substrat beeinflussen Die Double-Gate-Struktur dagegen zeichnet sich durch eine bessere Verteilung der Felder aus Die Beeinflussung eines Substrates entfällt Dadurch wird das Verhalten des Double-Gate FET für U G < U th besser Die Kennlinie ist deutlich idealer als die des Single-Gate FET Zusätzlich werden die Kurzkanaleffekte besser, da das longitudinales E-Feld des Drain-Gebietes durch den 2 Kanal besser vom Source-Gebiet abgeschirmt wird [15] Ein solcher Aufbau bringt jedoch neue technologische Herausforhandouttex 14 September

18 Abbildung 25: Simulation von Double-Gate FET und konventionellen Bulk-Single-Gate FET [15] Abbildung 26: Probleme bei Herstellung von Double-Gate MOSFETs [15] derungen mit sich In Abbildung 26 sind die wichtigsten Probleme dargestellt, die teilweise miteinander verknüpft sind 1 Beide Gates müssen auf dieselbe Größe gebracht werden, um einen unsymmetrischer Einfluss zu vermeiden 2 Source und Drain müssen durch Self-Aligment auf beide Gates ausgerichtet sein 3 Die beiden Gates müssen aufeinander ausgerichtet sein Denn wenn ein Teil des Kanals durch Versetzung der Gates nur von einem Gate gesteuert wird, führt dies zu höheren U th [16] 4 Falls die beiden Gates gemeinsam angesteuert werden muss eine niederohmige, flächeneffiziente Verbindung beider Gates gewährleistet sein handouttex 14 September

19 klassische Rechnung Abbildung 27: Potentialtöpfe und zugehörige Energie-Bänder bei starker Inversion (links); Quantenverteilung von Minoritäten in DG-Potentialtöpfen bei starker Inversion (rechts) [18] Abbildung 28: Abhängigkeit der Elektronenkonzentration von Dicke des Kanals [8] Da der Kanal auf zwei Seiten durch hohe Barrieren eingeschlossen wird, erinnert er an einen Quantentopf Tatsächlich kann man bei Simulation Quantenenergieniveaus ausmachen In der Abbildung 27 sind die Ergebnisse dieser Simulationen gezeigt Die Simulationsergebnisse für den Potential SG meinen einen Betrieb des Double-Gate-FET mit nur einem Gate Im Double-Gate-Betrieb werden beide Gates auf einer gemeinsamen Spannung betrieben Laut [18] ist der Potentialtopf bei niedrigen und schwachen vertikalen Feldern (U G < U th ) stark durch die Dicke der Kanalschicht bestimmt Die Elektronen verhalten sich, wie wenn sie in einem unendlich tiefen rechteckigen Topf eingeschlossen wären Die Energieniveaus und Wellenfunktionen im Double-Gate und Single-Gate Fall ähneln sich sehr Bei starker Inversion kommt es zu einem verstärkten Einsetzen von Quantisierungseffekten, die im Single-Gate-Fall stärker ausfallen als im Double-Gate-Fall (dreieckiges Potentialverlauf an der Grenzschicht) Der verstärkte Einschluss von Ladungsträgern in Unterbänder (beim Double-Gate besser) führt zu einem verbesserten Transport, wodurch die Schwellspannung sinkt Ist die Dicke der Silizium-Schicht kleiner als 10 nm, führt handouttex 14 September

20 der Einschluss der Ladungsträger jedoch zu einer erhöhten Elektronen-Phononen-Streuung Gleichzeitig steigt die Coulomb-Streuung Leider wird die Kanaldicke durch diese Quanteneffekte auf 3nm beschränkt [20] Betrachtet man nun die Elektronenkonzentration über die Kanal-Silizium-Schicht, sieht man, dass sich die Ladungsträger in der Mitte der Schicht sammeln Die klassische Rechnung, die durch eine gestrichelte Linie angedeutet wird, hätte hier fehlerhafte Resultate geliefert In Abbildung 28 ist die oben beschriebene Verteilung der Elektronen im Kanal für verschiedene Dicken gezeigt Auffallend ist, dass erst ab 10 nm Schichtdicke sich eine Ansammlung der Ladungsträger in der Mitte der Kanalschicht ergibt Für größere Schichten erinnert dies viel mehr an die Überlagerungen zweier unabhängiger Gates 342 Einstellen der Einsatzspannung im DGFET Abbildung 29: Schwellspannung des vorderen Gates in Abhängigkeit der Spannung am hinteren Gate [18] (Simulationen gestrichelt) Die beiden Gates können unabhängig angesteuert werden Dadurch kann ein Gate die Schwellspannung des anderen Gate-Kanals steuern [11, 20] Wie erreicht man in Dual-Gate FETs eine gewünschte Schwellspannung? Für den Bulk-MOSFET gilt die bekannte Formel [5] U th = U FB Q B + Q ss c ox 2W Fi e (19) Da nun aber sich die Gates gegenseitig beeinflussen und damit auch die Ladungen, hilft uns diese Beziehung nicht weiter Die Änderung der Schwellspannung des 1 Kanals und die Gatespannung U G2 des 2 Gates stehen in folgendem Zusammenhang [18]: U dep T1 t ox1 t ox2 U G2 (20) Zugehörige Messungen und Simulationen sind in Abbildung 29 zu sehen Überraschend ist der einfache lineare Zusammenhang Das Verhalten von S (Steigung der Kennlinie für U G < U th ) bei U G2 = 0 kann durch die Bildung eines Verarmungsgebietes unter dem vergrabenen Oxid erklärt werden, dass die Dicke des Oxids scheinbar erhöht Natürlich ist die Steuerung der Schwellspannung auch anders herum möglich (obiges Gate kontrolliert unteres Gate) handouttex 14 September

21 343 Top-Bottom-Gate Abbildung 30: Querschnitt eines Double-Gate FET mit Top- und Bottom-Gate [20] Eine Möglichkeit der Realisierung eines FET mit zwei Gates ist der Double-Gate MOSFET mit Bottom Gate und Top Gate (vgl Abb30) Die Herstellung ähnelt einem SOI-Prozess und ist daher ebenfalls aufwendig[11] Insbesonder die genaue Justierung der beiden Gates aufeinander ist schwierig [11] Durch den SOI-verwandten Aufbau sind auch viele Eigenschaften des SOI-Konzeptes (vgl Kapitel 32) hier zu finden Weiter verbesserte Kurzkanaleigenschaften[11] und evtl unabhängig ansteuerbare Gates[11] (Einstellung von U th ) sind weiter Pluspunkte dieser Struktur Zur Verbesserung der Ströme I on /I off findet sich in der ITRS keine klare Aussage ( verbesserbar [11]) Für die Justierung der Gates gibt es einen Ansatz, bei dem durch Self-Alignment die Gates aufeinander ausgerichtet werden Der zugehörige MOSFET ist in Abbildung 31 gezeigt Abbildung 31: Double-Gate MOSFET mit Bottom Gate und Top Gate [32] handouttex 14 September

22 35 vertikaler MOSFET Abbildung 32: SEM-Bild eines 250nm vertikal aufgebauten Dual-Gate MOSFETs [28] Als dritte Struktur kommt der vertikale Aufbau in Frage (vgl Abb 32) Hier wird der Kanal wieder als dünner Steg (wie beim FinFET) ausgeführt Allerdings fließt der Kanalstrom nicht mehr horizontal, sondern vertikal durch den Kanal (Drain ist gemäß Abb refverticalfet oben, Source unten zu finden) Laut [28] ist zur Herstellung Standard-Lithographie verwendbar, jedoch weist die ITRS auf Schwierigkeiten bei der Prozessintegration hin [11] Die Kanallänge wird nicht durch einen lithographischen Schritt, sondern durch Epitaxieschritt bestimmt [11] Eine weitere Reduzierung des Kanals wäre damit möglich Ferner wäre dieser Aufbau eine Möglichkeit zum Einstieg in die 3D-Integration [11] Die Herstellung von MOSFETs übereinander wäre eine große Herausforderung, wodurch sich eine Erhöhung der Integrationsdichte auf vorhandener Chipfläche ergeben würde Laut ITRS wäre das Verhältnis I on /I off um 20-30% verbessert [11] Ein besonderer Vorteil dieses Aufbaus wäre die Möglichkeit für self-aligned Gates und eine Sicherstellung, dass die Geometrie der Gates gleich ist [15] 351 FinFET In Abbildung 33 ist der klassische FinFET zu sehen Bei ihm wird um einen dünnen Siliziumflosse (engl fin = Flosse) als Kanal ein Metall- oder Poly-Si-Kontakt als Gate gelegt, das durch ein Oxid vom Kanal getrennt ist An den Seitenwänden dieses Siliziumsstegs ist das isolierende Oxid zwischen Gate und Kanal dünner, wodurch sich hier der Kanal ausbilden kann Typischerweise ergeben sich dabei (je nach Paper) Gate-Längen von 10nm[24], eine Fin-Breite von 12nm[24] (2004: 8,5nm[12]) und eine Gateoxiddicke von 17 Å[24, 12] Besonders problematisch ist dabei die Herstellung der Fin (die Breite beträgt etwa 1/2-1/3 der Gate-Länge) Üblicherweise wird diese durch Ätzen hergestellt Eine einfache Prozessintegration mit planarem Layout & Prozess (wie bei Bulk-MOSFET)[11] ist ein großer Pluspunkt dieses Ansatzes Laut ITRS ist eine Verbesserung des Stromes I on /I off um 20-30% möglich[11] In Abbildung 34 ist ein Inverter aus FinFET-Bauelementen abgebildet Damit sind die ersten Schritte zu einer Serienfertigung gemacht Durch das Layout des FinFET ist eine Dimensionierung der Gate-Weite aber nur schrittweise [31] möglich (in 2 H Fin ) In Abbildung 35 sind verschiedene elektrische Messungen bei variierender Fin-Breite T Fin gezeigt Es fällt auf, der Kurzkanaleffekt DIBL für kleinere T Fin kleiner wird Auch der Strom I off ist kleiner für kleinere T Fin handouttex 14 September

23 Abbildung 33: FinFET Aufbau [15] Abbildung 34: Inverter aus FinFETs [15] Abbildung 35: Abhängigkeit des FinFET-Verhaltens von der Fin-Dicke T Fin [17] handouttex 14 September

24 36 N-Gate FET Abbildung 36: MOSFET mit umhüllendem Gate [8] Abbildung 37: unterschiedliche SOI Gate-Strukturen [27, 21] Abbildung 38: DIBL bei unterschiedlichen Gate-Strukturen in Abhängigkeit der Kanalgeometrie [21] In Abbildung 36 ist ein Beispiel für einen MOSFET-Aufbau mit mehreren Gates gegeben Links ist das Bauelement vor Abscheidung des Gates zu sehen Unterhalb des Kanals ist ein Hohlraum in das Substrat geätzt Wird nun dieser Hohlraum mit Gatematerial gefüllt und ebenso um den Kanal herum Gate -Material abgeschieden (rechts gezeigt), so erhält man ein Bauelement, bei dem der Kanal von vier Seiten beeinflusst wird Damit hat das Bauelement 4 Gates Um den Einfluss der Gatezahl auf die elektrischen Parameter zu untersuchen, betrachte man die verschiedenen Bauelemente aus Abbildung 37 Dabei sind die verschiedenen Bauelemente (von links nach rechts): handouttex 14 September

25 Abbildung 39: Steigung bei unterschiedlichen Gate-Strukturen in Abhängigkeit der Kanalgeometrie [21] Abbildung 40: Änderung der Schwellspannung bei unterschiedlichen Gate-Strukturen in Abhängigkeit der Gate-Länge [21] 1 single-gate MOSFET 2 double-gate MOSFET 3 triple-gate MOSFET 4 quadruple-gate MOSFET 5 Pi-gate MOSFET In den Abbildungen 38, 39 und 40 sind die Kurzkanaleffekte der verschiedenen Aufbauten zu sehen Betrachtet man die Anzahl der Gates, so wirken sie sich ausschliesslich positiv aus und unterdrücken DIBL Vereinfacht gesagt: Je mehr Gates, desto geringer die Kurzkanaleffekte Trotz alledem ist auch hier bei einer weiteren Reduzierung der Gatelänge eine Zunahme der Kurzkanaleffekte die Folge Verringert man aber gleichzeitig die Gateweite, so werden die Kurzkanaleffekte wieder besser unterdrückt Leider begrenzt die Architektur die einfach Skalierung und damit die Bauelement-Weite Allerdings sieht die ITRS hier ein um 20-30% verbessertes Stromverhältnis I on /I off Durch den Einfluss mehrer Gates wird der Treiberstrom erhöht und größere Dicke des Kanals ist wieder möglich Der Einfluss der Kanten scheint dagegen eher störend zu wirken handouttex 14 September

26 37 alternative Materialien im Gatebereich Abbildung 41: Vergleich möglicher Gateoxide [36] Um ua die Leckströme durch das Gateoxid (vgl Abb 11) zu verringern, sucht man auch im Gatebereich nach neuen Ansätzen Verringert man die Oxiddicke erhöht man die Oxidkapazität, aber möchte den Leck- bzw Tunnelstrom gering halten Also verwendet man Dielektrika mit hoher Dielektrizitätszahl (zb Ta 2 O 5 : ε 25; TiO 2 : ε 80) In Abbildung 41 sind die verschiedenen hoch-ε Materialien (auch hoch-κ oder hoch-k) eingetragen Wie zu sehen, stellt SiO 2 eine scheinbar schlechte Alternative dar Jedoch kommt es bei Dielektrika mit hohen ε r reduzierter Elektronenbeweglichkeit durch Phononen- Streuung [13, 37] Um die Schaltgeschwindigkeiten des Gates zu erhöhen, wird eine Abkehr vom bisherigen polykristallinen Si (wegen seines hohen Schichtwiderstandes) und die Einführung metallischer Gates erprobt Kombiniert man Hoch ε-dielektrika und poly-si-gate führt dies zu einem höherem U th [37] 38 Mischformen und weitere Ansätze Da eine umfassende Beschreibung auch dieser Bauelemente den Rahmen sprengen würde, sollen hier nur einige interessante Layouts ergänzt werden Abbildung 42: Strained SOI MOSFET [9] In Abbildung 42 ist ein MOSFET zu sehen, der die Vorteile des SOI-Konzeptes (zb Unterdrückung von Leckstrom durch das Substrat) und des verspannten Halbleiterkristalls (zb erhöhte Beweglichkeit) handouttex 14 September

27 Abbildung 43: MOSFET mit senkrechtem Gate [26] Abbildung 44: MOSFET mit vertikalem, verspanntem Kanal [9] miteinander vereint Der MOSFET in Abbildung 43 zeigt ebenfalls eine Integration in die vertikale Er nutzt jedoch nicht die Double-Gate Eigenschaften aus und wird aufgrund der notwendigen Grube nicht für hochintegrierte CMOS-Nachfolge in Frage kommen Alternativ dazu steht der MOSFET aus Abbildung 44 Bei ihm wird auf einen SiGe-Körper eine dünne Schicht verspanntes Si (OS-Si = orthorhombically strained Si) aufgebracht Da es jedoch schwierig sein wird, den SiGe-Körper beliebig dünn zu machen, ist er sicherlich keine Alternative für die CMOS-Nachfolge Besonders interessant erscheint Abbildung 45: schematischer Querschnitt durch einen vertikalen Tunnel FET (links) und Ausschnitt eines TEM-Bildes (rechts) [14] mir der Ansatz aus Abbildung 45 Hier wird eine vertikal integrierte PIN-Diode mit einem sehr hoch dotiertem Bereich an der Grenze zwischen p-schicht und intrinsischer Schicht integriert Damit ergibt sich ein Banddiagramm (vgl Abb 46, bei dem Ladungsträger vom Valenzband der p-schicht in das Leitungsband der n-schicht der PIN-Diode tunneln können Solange die Gatespannung null ist, ist die handouttex 14 September

28 Abbildung 46: Banddiagramm im Kanal des Tunnel FET bei verschiedenen U G und U DS [14] Barriere des verbotenen Bandes jedoch so weit, dass ein Tunneln nicht oder wenig stattfindet Wird nun eine Gatespannung angelegt, so wird diese Barriere erstmalig verkürzt Durch Anlegen einer Spannung an diese Diode wird die Barriere erneut verkürzt, wodurch nun ein Tunnelstrom fließen kann Das interessante an diesem Ansatz ist, dass er vertikale Integration bietet und vergleichbar geringe Ströme I off zulässt Jedoch ist die benötigte Gatespannung relativ hoch (5 8V) 4 Ausblick 41 technologischer Ausblick 1980 bis 1990 bis 2000 bis 2010 bis Transistordichte Chipfläche Taktfrequenz Zwischenergebnis SOI 1,5 Transistoreffizienz, 4 Architektur, SiGe 3D-CMOS 1,5 2er-Chip-Stack 2 3er-Chip-Stack Tabelle 6: Entwicklung der Funktionalität[30] Neben den bereits vorgestellten neuen Ansätzen für MOS-Bauelemente gitb es noch ein paar weitere Möglichkeiten bzw Probleme zur Weiterentwicklung[30]: Insbesondere die bisher ausschließlich vorherrschende horizontale Integration könnte durch übereinander integrierte Mikrokomponenten (Chip-Stacks) und dreidimensionale Integration von MOS-Transistoren erweitert werden Das Problem der Durchkonhandouttex 14 September

29 taktierung (zwischen den Kontaktlayers und den Chip-Stacks) ergibt eine Verlangsamung der Verkleinerung Nimmt man die verschiedenen Möglichkeiten nun zusammen, ergibt sich ein Bild, wie sich die Funktionalität im Vergleich zu den letzten Jahrzehnten weiterentwickeln könnte (siehe tabelle 6) Folgt man Quelle [30], so ist der bisherige Funktionalitätsgewinn von 200 in 10 Jahren auch in Zukunft durch Kombination verschiedener Techniken beinahe erreichbar Abbildung 47: Übersicht geschätzter Parameter ausgewählter Technologien im Jahr 2016[11] (Daten gemäß Tabelle 7) switch time critic dim Energy Cost Technology min max min max min max [s] [s] [m] [m] [J/op] [$/gate] [$/gate] Si CMOS 3e-11 1e-6 8e-9 5e-6 4e-18 1e-11 3e-3 RSFQ 1e-12 5e-11 3e-7 1e-6 2e-18 1e-3 1e-2 Molecular 1e-8 1e-3 1e-9 5e-9 1e-20 1e-12 1e-10 Plastic 1e-4 1e-3 1e-4 1e-3 4e-18 1e-7 1e-6 Optical 1e-16 1e-12 2e-7 2e-6 1e-12 1e-3 1e-2 NEMS 1e-7 1e-3 1e-8 1e-7 1e-21 1e-8 1e-5 biologically inspired 1e-13 1e-4 6e-6 5e-5 3e-25 5e-4 3e-1 Quantum 1e-16 1e-15 1e-8 1e-7 1e-21 1e3 1e5 Tabelle 7: Übersicht geschätzter Parameter ausgewählter Technologien im Jahr 2016[11] Neben normalen MOSFET-Technologien sind aber noch einige weitere technische Varianten als langfristige technische Lösung für mikro- bzw nanoelektronische Schaltungen möglich Die in Abbildung 47 dargestellte Übersicht zeigt die geschätzten Randparameter im Jahre 2016 für unterschiedliche Technologien Dabei zeigen die beiden horizontalen Achsen die kritischen Abmessungen (size bzw critic dim in Tabelle 7) sowie die zeitliche Verzögerung eines Schaltvorganges (switching Time) Die vertikale Achse gibt die Kosten pro Gate wieder Die benötigte Energie zur Durchführung einer Operation ist im Bild farblich wiedergegeben Es ist klar erkennbar, dass Si-CMOS den größten Handlungsspielraum gibt Es handouttex 14 September

30 ist daher am ehesten zu erwarten, dass eine Technologie der breiten Anwendung auf CMOS-Prozessen bzw CMOS-ähnlichen-Prozessen aufbaut Eine Anwendung der anderen Technologien ist im Rahmen von CMOS oder als Nischenprodukte zu erwarten 42 Marktentwicklung Markt (Mrd Dollar) Stückzahl (Mrd) Transistoren pro Gehäuse 0,4Mio 20 Mio 500 Mio Siliziumfläche (km 2 ) Nutzer (Mrd) Stückzahl pro Person Dollar pro Person MOPS pro Person 40 MOPS 1 GOPS 50 GOPS Tabelle 8: Weltmarkt für Mikrochips[30] Wie aus Tabelle 8 ersichtlich ist trotz erheblicher Schwierigkeiten eine rasante Entwicklung der Halbleitermarktes zu erwarten Das ungeheure Marktvolumen von ca 3 Billionen Dollar im Jahre 2020 rechtfertigt sicher aktuelle Forschungsanstrengungen 5 Danksagungen Mein Dank geht an Dr Ralf Brederlow von Infineon Technologies sowie an Dr Gerd Wöhl vom Institut für Halbleitertechnik für die Unterstützung Insbesondere danke ich Michael Jank vom Lehrstuhl für elektronische Bauelemente der Universität Erlangen-Nürnberg für die Hilfestellung beim Erstellen des Vortrages Literatur [1] Prof Dr E Kasper: Vorlesung Halbleitertechnologie I, Universität Stuttgart, WS 2002/03 [2] Prof Dr E Kasper: Vorlesung Quantenelektronik I, Universität Stuttgart, SS 2002 [3] Prof Dr J Werner: Vorlesung Bauelemente der Mikroelektronik I, Universität Stuttgart, WS 2000/01 [4] Prof Dr M Berroth: Vorlesung Impuls- & Digitaltechnik I, Universität Stuttgart, SS 2002 [5] Prof Dr H Ryssel: Vorlesung Prozessintegration & Bauelementearchitektur, Universität Erlangen- Nürnberg [6] Jerry G Fossum: Overview of Augmented Silicon Technology Trends, International Electronic Device Meeting, Dezember 2003 [7] Jean-Pierre Colinge: Silicon on Insulators MOSFETs, International Electronic Device Meeting, Dezember 2003 [8] Digh Hisamoto: Multi-Gate FETs, International Electronic Device Meeting, Dezember 2003 handouttex 14 September

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