Grundlagen der Informationsverarbeitung:
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- Christian Dieter
- vor 6 Jahren
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1 Grundlagen der Informationsverarbeitung: Befehlsverarbeitung in einem Prozessor Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Instruktionsformate in 07 Maximaler Raum für Titelbild (wenn kleiner dann linksbündig an Rand angesetzt) 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 1
2 Wiederholung: Grundbausteine 1-aus-8 Decoder 2-zu-1 MUX 1-zu-2 DeMUX Adresse n RAM Daten m VA VA HA 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 2
3 Wiederholung: Steuerwerksentwurf D > a 1 & & 1 s 1 & D > a 0 =1 s 0 c in & c out 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 3
4 Inhalt der Vorlesung Binäre Modellierung Codierung von Zahlen und Zeichen Boolesche Funktionen Schaltnetze Schaltungsentwurf Schaltwerke Minimierungsverfahren Grundbausteine der Computertechnik Befehlsverarbeitung in einem Prozessor Assembler-Ebene Steuerwerke Rechenwerke Parallelität auf Instruktionsebene Speicherhierarchie Virtuelle Speicherverwaltung Leistungsbewertung 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 4
5 Programme: Vom Quelltext bis in den Hauptspeicher 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 5
6 Instruktionssatz-Architekur HW/SW-Schnittstelle: definiert Befehle zur Kommunikation mit der Hardware Instruktionssatz-Architektur bzw. Instruction Set Architecture (ISA) Menge der Befehle und zugrundeliegende Hardware hängen von der Anwendung ab Befehle sollten so definiert werden, dass die Hardware effizient arbeiten kann Programme lesbar und verständlich sind Hardware Instruktionssatz-Architektur Mikroarchitektur (Register-Transfer-Ebene) Logikschaltungen Transistoren Geometrie 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 6
7 Grundstruktur eines von-neumann-computers Computer besteht aus Prozessor + Speicher + Ein-/Ausgabe Speicher besteht aus Worten fester Länge und enthält Daten und Instruktionen von-neumann-architektur: Daten und Instruktionen werden kodiert im selben Speicher abgelegt Prozessor besteht aus Rechenwerk und Steuerwerk Rechen- und Steuerwerk = Central Processing Unit (CPU) Im Program Counter (PC, Befehlszähler) steht die Speicheradresse der nächsten auszuführenden Instruktion Weitere (Instruktions-)Register im Steuerwerk, da Operationen mit Registern viel schneller ausführbar sind als mit Operanden, die sich im Speicher befinden
8 von-neumann-architektur Prozessor Speicher Rechenwerk Daten Register Daten und Instruktionen Instruktionsregister PC Adressregister Adresse Steuerwerk 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 12
9 Instruktionszyklus 1 Instruktion aus dem Speicher holen 2 Instruktion decodieren 3 Operanden holen (aus Speicher oder Register) 4 Instruktion ausführen 5 Resultat abspeichern (im Speicher oder Register) 6 nächste Instruktion bestimmen Je nach Instruktion und Prozessor werden Schritte zusammengefasst / übersprungen UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 13
10 Taktverfahren Gesamtschaltung aus kombinatorischen und sequentiellen Teilen sequentielles Element kombinatorischer Schaltungsteil T max{ τ i } τ 1 τ 2 τ n CLOCK systemweites Taktsignal (CLOCK) alle Register sind flankengesteuert sequentielles Element wird in einer Taktperiode gelesen / geschrieben Taktperiode ist mindestens so lang wie die größte Verzögerungszeit der kombinatorischen Komponenten 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 14
11 Registertransferbefehle Beschreiben elementare Abläufe in einem Prozessor durch Registertransferbefehle Registertransferbefehle beschreiben die Änderung von Registerwerten innerhalb eines Taktes in einer Schaltung, die aus Registern und kombinatorischer Logik aufgebaut ist. komb. Logik 2 Reg Reg2 3 komb. Logik Reg3 komb. Logik (+) 5 5 Reg4 Regs übernehmen Wert am Dateneingang Wert wird sofort am Datenausgang sichtbar Ergebnis der kombinatorischen Logik liegt am Dateneingang des folgenden Registers an Takt Regs übernehmen Wert am Dateneingang Registertransferbefehl: Reg4 <= Reg2 + Reg3
12 Allgemeine Form von Registertransferbefehlen Variante 1 eines RT-Befehls: lhs <= rhs, wobei lhs bezeichnet ein Register rhs ist ein Ausdruck, aufgebaut aus Operanden und Operationen Operationen müssen durch kombinatorische Blöcke ausführbar sein Operanden sind Register oder Eingangssignale Variante 2 eines RT-Befehls: if cond then stmt1 else stmt2, wobei: stmt1 und stmt2 sind Registertransferbefehle der Variante 1 oder 2 cond ist ein Ausdruck, aufgebaut aus Operanden und Operationen, der einen Booleschen Wert ergibt Variante 3: nop Alle load-signale der Register sind 0 Wächter: Registertransferbefehl stmt kann mit Wächter cond versehen werden und wird nur ausgeführt, wenn der Ausdruck des Wächters wahr ergibt: Schreibweise: cond: stmt
13 Beispiele: Registertransferbefehle Reset +1 n Timer <= Timer + 1 Timer <= 0 1 load clk UND Timer n n Timer <= Timer - 1 Timer <= Timer + 2 if reset Timer <= 0 else Timer <= Timer + 1 if reset Timer <= Timer + 1 else Timer <= 0
14 Prinzip eines programmierbaren Prozessors PC enthält Speicheradresse des aktuellen Befehls Rechenwerk Speicher Befehl von dieser Adresse aus dem Speicher in das Instruktionsregister (IR) holen R0 R1 R2 5 0x00 0x01 inc R0 inc R2 PC auf Adresse des nächsten Befehls setzen Aktuellen Befehl im IR im Datenpfad ausführen Nächsten Befehl holen Es ergibt sich folgende Verarbeitungsschleife: Aktuellen Befehl in das IR holen und PC aktualisieren (FE) Befehl im IR verarbeiten: Operandenwerte laden (DE) Operandenwerte verarbeiten (EX) Ergebnis zurückschreiben (WB) Steuerlogik ALU 6 Steuersignale IR 0x01 0x02 PC Datum Adresse 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B dec R1 Und jetzt die Details Steuerwerk
15 Blockschaltbild eines einfachen Prozessors Rechenwerk Allgemeine Register 0x00 0x01 Speicher ALU MBR 0x02 0x03 0x04 Steuersignale Statusflags PC 0x05 0x06 Steuerlogik IR 0x07 0x08 0x09 Timer PC MAR 0x0A 0x0B Steuerwerk
16 Takt 0: Befehl holen (MAR <= PC) Rechenwerk Speicher Allgemeine Register 0x00 0x01 ALU MBR 0x02 0x03 0x12 0x21 =0x?? 0x04 Steuersignale Statusflags PC 0x05 0x06 Steuerlogik =0x?? IR =nop 0x07 0x08 0x09 Timer reset=0 PC =0x02 MAR =0x?? 0x0A 0x0B =0x00 Steuerwerk
17 Takt 1: Befehl holen (IR <= MEM[MAR]) Rechenwerk Speicher Allgemeine Register 0x00 0x01 ALU MBR 0x02 0x03 0x12 0x21 =0x?? 0x04 Steuersignale Statusflags PC 0x05 0x06 Steuerlogik =0x?? IR =0x12 =read 0x07 0x08 0x09 Timer =0x01 reset=0 Steuerwerk PC MAR =0x02 =0x02 0x0A 0x0B
18 Takt 2: Befehl holen (PC <= PC + 1) Rechenwerk Speicher Allgemeine Register 0x00 0x01 ALU MBR 0x02 0x03 0x12 0x21 =0x?? 0x04 Steuersignale Statusflags PC 0x05 0x06 Steuerlogik =0x12 IR =nop 0x07 0x08 0x09 Timer =0x02 reset=0 Steuerwerk PC MAR =0x02 =0x02 0x0A 0x0B
19 Situation zu Beginn von Takt 3 Rechenwerk Speicher Allgemeine Register 0x00 0x01 ALU MBR 0x02 0x03 0x12 0x21 =0x?? 0x04 Steuersignale Statusflags PC 0x05 0x06 Steuerlogik =0x12 IR =nop 0x07 0x08 0x09 Timer =0x03 reset Steuerwerk PC MAR =0x03 =0x02 0x0A 0x0B
20 Zusammenfassung Befehlsholphase Ausgeführte Registertransferoperationen: Timer=0: MAR <= PC Timer=1: IR <= MEM[MAR] Timer=2: PC <= PC + 1 Danach befindet sich Befehlscode im IR Ab Takt 3 kann die Kontrolllogik abhängig vom Timer und dem Befehlscode den Datenpfad steuern Takt 0 Takt 1 Takt 2 Takt 3 Steuersignale werden zur Ausführung der Registertransferoperation gesetzt MAR <= PC IR<=MEM[MAR] PC <= PC+1 Im Folgenden Verfeinerung des Rechenwerkes
21 Steuerwerk mit einfachem Rechenwerk 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 25
22 Steuerwerk: Aufbau und Funktionsweise Für jede Steuerleitung x i enthält das Steuerwerk eine Schaltung für die Boolesche Funktion x i = f i (Timer, IR, Flags) 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 26
23 Realisierung aus dem Mikrocode die Belegung der Steuersignale ableiten: Modellierung mit Wahrheitswertetabelle(n) 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 27
24 Steuersignale aus Mikrocode bestimmen (1) Signal alu 0 (test) 1 (+1) 2 (-1) 3 (transfer) ALU Ausgang zero M 1, falls M=0 0, sonst M+1 0 M-1 0 M 0 inc r1 inc r0 Timer=0: MAR <= PC Timer=1: IR <= MEM[MAR] Timer=2: PC <= PC + 1 Timer=3 IR=0x10: R0 <= R0 + 1; Timer <= 0 Timer=3 IR=0x11: R1 <= R1 + 1; Timer <= UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 28
25 Steuersignale aus Mikrocode bestimmen (2) Signal alu 0 (test) 1 (+1) 2 (-1) 3 (transfer) ALU Ausgang zero M 1, falls M=0 0, sonst M+1 0 M-1 0 M 0 jnz r1 Timer=0: MAR <= PC Timer=1: IR <= MEM[MAR] Timer=2: PC <= PC + 1 Timer=3 IR=0x41: MAR <= PC; Z <= test R1 Timer=4 IR=0x41: MBR <= MEM[MAR] Timer=5 IR=0x41: if Z then PC<=PC+1 else PC<=MBR; Timer <= UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 29
26 Wahrheitswertetabelle für Steuerlogik a. fetch b. jnz r1 c. inc r0 d. inc r UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 30
27 Netzliste für jedes Ausgangssignal erstellen Beispiel: Auswahl der Register über Id-Signale 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 31
28 Beispielarchitektur Hennessy, Patterson: Computer Organization and Design: The Hardware Software Interface 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 32
29 Konzeption einer Prozessor-Architektur Elemente des Datenpfades / vereinfachter Instruktionssatz: Laden der Instruktion, Inkrementieren des Program Counter Datentransferinstruktionen: load, store Arithmetik- und Logikinstruktionen: add, sub, and, or Verzweigungsinstruktionen: compare & branch on zero (cbz), branch Entwurf des Datenpfades benötigte Komponenten Steuer- und Statussignale 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 33
30 Laden der Instruktion, Inkrementieren des Program Counter Pro Instruktionszyklus wird eine Instruktion aus dem Speicher geladen. Im Program Counter steht die Adresse dieser Instruktion. 32-Bit-Rechner: Mit Ausnahme von Sprungbefehlen ist die nächste Instruktion an der folgenden Adresse zu finden, d.h. PC PC + 4. benötigte Komponenten: Instruktionsspeicher: Eingang: Adresse (32-Bit); Ausgang: Instruktion (32-Bit); keine Steuersignale Program Counter: Bei steigender Taktflanke wird ein neuer Wert in den PC geladen. Addierer: PC um 4 erhöhen 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 34
31 Realisierung 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 35
32 Tipp Welche Konstante müsste bei einem 64-Bit-Rechner in den Addierer geführt werden, um die Adresse des nächsten Befehls zu berechnen? 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 36
33 Datentransferinstruktionen Schreiben von Register in Speicher oder Lesen von Speicher in Register Komponenten: Datenspeicher Registerfile Vorzeichenerweiterung 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 37
34 Datenspeicher Eingänge: Adresse (32-Bit) zu schreibende Daten (32-Bit) MemWrite: getaktetes Write-Enable -Signal, leitet Schreibvorgang ein MemRead: signalisiert einen Lesezugriff auf den Datenspeicher Ausgang: 32-Bit Datenausgang 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 38
35 Registerfile Eingänge: zwei Adressen zum Lesen eine Adresse zum Schreiben Daten zum Schreiben Ausgänge: gelesene Daten 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 39
36 Im Detail: Multiport-Registerfile 32 Register, angesteuert durch 3 Adress-Ports (je 5-Bit) Daten-Port (64-Bit) Write-Enable -Signal (RegWrite) Read Register 1 Read Register RegWrite Write Register to-32 decoder & D C a Register 0 32-MUX Read Data D C Register 31 Write Data & 32-MUX Read Data UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 40
37 Vorzeichenerweiterung Eingang: Ausgang: Operand im 2er-Komplement (32-Bit) Operand im 2er-Komplement (64-Bit) Kopieren von Bit 31 in alle höherwertigen Bits 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 41
38 Zusammenführung bis hierher PC-relative Sprünge ausführen (addr) Ergebnis der ALU Operation ins Zielregister schreiben Ergebnis der ALU Operation als Adresse in den Datenspeicher verwenden (src1) (src2) (dst) Mögliche Befehlsformate opc src1 src2 dst add r1, r2 -> r3 (imm) opc src1 imm dst add r1, 8 -> r3 ld (r1 + 8) -> r3 Konstanten als ALU- Operanden zulassen Daten aus Registern in den Speicher schreiben Daten aus Speicher in Register einlesen opc src1 src2 addr beq r1, r2, UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 42
39 Multiplexer zur Steuerung des Signalflusses 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 43
40 Weitere Registerarchitekturen Universalregisterarchitektur: Operanden in Registerblock Scratch-Pad-Memory: Operanden in Speicherblock Akkumulatorarchitektur: Akkumulatorregister ist Operand Spezialregisterarchitektur: Spezialregister für unterschiedliche Operationen Stack-Architektur: Operanden im Stapelspeicher 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 44
41 Universalregisterarchitektur eine Registerbank mit n Registern (alle Register sind gleich ) Variante: 3-Adress-Code (zwei Quelloperanden, ein Zieloperand) Beispiel: ADD R1, R2, R3 (R1 <= R2 + R3) Vorteil: Werte der Quelloperanden können erhalten bleiben Nachteil: Platzbedarf für Codierung Variante: 2-Adress-Code (zwei Quelloperanden, einer davon ist auch Zieloperand) Beispiel: ADD R1, R2 (R1 <= R1 + R2) Vorteil: geringer Platzbedarf bei Codierung Nachteile: ein Quelloperand muss immer überschrieben werden kann Kopieroperationen zum Retten eines Wertes erfordern 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 45
42 Scratch-Pad-Memory-Architektur Registerbank ist als schneller Speicher organisiert Vorteile: große Anzahl an Registern ohne Multiplexer für Lesezugriff Vereinfachung des Aufbaus des Rechenwerks Nachteile: Lesen zweier Operanden erfordert zwei Takte (oder Verwendung eines Dual-Port-Memory) große Anzahl an Registern erfordert viel Speicherplatz für die Codierung der Adresse vermeidbar durch Verwendung der Fenster-Technik: Unterteilung der Register in Gruppen zu k Registern Adresse eines Registers wird aus b*k+r gebildet (b in einem Kontrollregister, r in der Operation codiert) 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 46
43 Akkumulatorarchitektur Akkumulator (Accu) ist für die meisten Operationen Quell- und Zieloperand Vorteile: es muss nur ein Operand in der Operation codiert werden geringer Hardwarebedarf, da Multiplexer eingespart werden Nachteil: häufiges Ein-/Auslagern des Accu-Inhalts verlängert den Programmcode 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 47
44 Spezialregisterarchitektur Datenpfad enthält verschiedene funktionale Einheiten, einzelne Register sind nur von bestimmten Einheiten nutzbar Vorteile: platzsparende Codierung der Operanden Einsparung bei den Multiplexern Breite der Register kann an die Erfordernisse der Operation angepasst werden Nachteil: u.u. zusätzliche Transferoperationen zwischen den Registern erforderlich 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 48
45 Stackarchitektur Speicher ist als Stapel organisiert: Jede k-näre Operation holt sich die obersten k Wert als Operanden vom Stack. Das Ergebnis wird auf den Stack gelegt. Vorteil: Es muss keine Operandenadresse im Befehl kodiert werden. Nachteil: kein wahlfreier Zugriff auf die Werte 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 49
46 Tipp Welche Registerarchitektur finden Sie am besten? Warum? Welche ist eher günstig für den (Assembler-)Programmierer, welche für die Hardware-Realisierung? Gibt es Vorteile bei bestimmten Applikationen? 2017 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 50
47 Arithmetik- und Logikinstruktionen lesen 2 Register führen die entsprechende Berechnung aus schreiben in ein drittes Register Y = f(a, B) A ALU Y benötigte Komponenten: Registerfile Arithmetic-Logic-Unit (ALU) B f 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 51
48 Arithmetic Logic Unit (ALU) 1-Bit ALU für die Operationen add, or, and (Subtraktion: Addition im Zweierkomplement) c in operation a & 0 >=1 1 3-MUX z 2 b full adder c out 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 52
49 64-Bit ALU a invert b negate invert operation a 0 b 0 c in ALU0 z 0 less c out a 1 b 1 0 less c in ALU1 c out z 1 >=1 1 zero a b 31 z b 63 ALU31 ALU less set c in z UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 53
50 Ein- und Ausgänge der ALU ALU control Function 0000 AND 0001 OR 0010 add 0110 subtract 0111 pass input b 1100 NOR 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 54
51 Generierung von Prozessorflags 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 55
52 Rechenwerk: Prozessorflags Carry (C): zeigt falsches Ergebnis bei Addition/Subtraktion vorzeichenloser Zahlen an entspricht Ausgang c n der Arithmetikeinheit, d.h. Carry = 1 gdw. bei einer n-bit-arithmetikeinheit ein Über-/Unterlauf in das Bit n+1 auftritt Zero (Z): Zero = 1 gdw. Ergebnis einer ALU-Operation 0 ist Negative (N): Negative = 0 gdw. MSB im Ergebnis der ALU 0 ist Overflow (V): zeigt falsches Ergebnis bei Addition/Subtraktion vorzeichenbehafteter Zahlen an Overflow =1 gdw. das Ergebnis ein falsches Vorzeichen aufweist 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 56
53 Tipp Welche Arithmetik-/Logik-Operationen fehlen Ihnen hier noch? Schätzen Sie ab, wie viel komplexer dadurch die interne Realisierung wird und wie viele Steuersignale hinzu kommen müssen UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 57
54 ALU im Datenpfad 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 58
55 Verzweigungsinstruktionen 1. Feststellen, ob ein Sprung ausgeführt wird oder nicht 2. Berechnen der Zieladresse bestehend aus Basis und Offset MIPS definiert als Basis für bedingte Sprünge die Adresse der Instruktion NACH der Verzweigungsinstruktion (PC+4), d.h. der 16-Bit Offset muss zu PC+4 hinzuaddiert werden! Offset-Feld muss um 2 Bit nach links verschoben werden (Wortadresse) Komponenten: Registerfile ALU Vorzeichenerweiterung Shifter Addierer 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 59
56 Bedingte Verzweigungen 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 60
57 Zusammenführung bis hierher 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 61
58 Datenpfad und Controller 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 62
59 Tipp Welchen Vorteil könnte es bringen, die Arbeitsweise der Komponenten zentral durch einen Controller regeln zu lassen? 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 63
60 Einzyklenimplementierung Prinzip: Jede Instruktion wird in einem Taktzyklus komplett ausgeführt. Jede Komponente das Datenpfades kann während eines Instruktionszyklus maximal einmal verwendet werden. getrennte Speicher für Instruktionen und Daten Vorteil: einfache Realisierung, insbesondere des Controllers Nachteile: Instruktionen benötigen unterschiedliche Datenpfadelemente. zumindest teilweise redundante Komponenten unterschiedliche kombinatorische Gesamtverzögerungen Taktperiode T = Maximum aller Verzögerungen Ausführung einer Instruktion in einem langen Takt 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 64
61 Mehrzyklenimplementierung Prinzip: Die Instruktionsabarbeitung wird in mehrere Schritte aufgeteilt. Jeder Schritt benötigt einen Taktzyklus. Je nach Instruktion sind verschieden viele Schritte notwendig. Vorteile: Taktperiode kürzer als bei Einzyklenimplementierung höhere Performance Datenpfadelemente mehrmals in einem Instruktionszyklus verwendbar Reduktion der Hardware Nachteile: Register zur Signalspeicherung zwischen den Taktschritten nötig komplexerer Controller 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 65
62 Blockschaltbild Unterschiede zur Einzyklenimplementierung: Es wird nur ein Speicher für Instruktionen und Daten verwendet. Statt einer ALU und zwei Addierern wird nur eine ALU verwendet. Nach den größeren Datenpfadelementen werden Register zur Zwischenspeicherung eingefügt UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 66
63 Wiederholung: Instruktionszyklus 1 Instruction Fetch IF 2 Instruction Decode, Register Fetch ID 3 Execution, Memory Address Computation, Branch Completion EX 4 Memory Access, R-type Instruction Completion MEM 5 Memory Read Completion (Write Back) WB 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 67
64 3. Vergleich Ein- und Mehrzyklenimpl. T 1 T 2 Einzyklenimplementierung lw sw T 1 T 2 T 3 T 4 T 5 T 6 T 7 T 8 T 9 Mehrzyklenimplementierung IF ID EX MEM WB IF ID EX MEM 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 68
65 Tipp Welche Hardware-Einheiten werden in den einzelnen Phasen benötigt? 2016 UNIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 69
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Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)
![Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)](/thumbs/53/31325432.jpg "Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)")
Auch hier wieder Aus voriger Wahrheitstabelle lässt sich mechanisch eine kombinatorische Schaltung generieren, die wir im Folgenden mit dem Control Symbol abstrakt darstellen. Instruction[31 26] (also:
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