Configurable Embedded Systems

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1 Configurable Embedded Systems Prof. Dr. Sven-Hendrik Voß Wintersemester 2017 Technische Informatik (Master), Semester 2 Termin 9,

2 Seite 2 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Inhaltsverzeichnis Themen und Termine Design Flow Herausforderungen im HLS Flow Umgang mit Vivado HLS Synthese von Algorithmen Zusammenfassung

3 Seite 3 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Themen und Termine - Seminaristischer Unterricht Seminaristischer Unterricht (SU) im Raum B-325, montags 10:00-11:30 Uhr Nr. Datum Themen Organisatorisches & Einführung Zynq SoC Plattform Zynq Design Flow AXI Infrastruktur und GPIO AXI, GPIO und Interrupts Entwurf eigener IP Blöcke, VGA Schnittstelle HW / SW Co-Design und Partitionierung High-Level Synthese (1) High-Level Synthese (2) Integrierte Logikanalyse, Profiling und Entwurfsqualität Speicher im FPGA Weihnachten Neujahr Linux auf dem Zynq Anwendungsgebiete und Ausblick Klausur Klausurrückgabe und Besprechung

4 Seite 4 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Design Flow Vivado HLS Design Flow Quelle: Crocket et al: The Zynq Book

5 Seite 5 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Design Flow Algorithmus- und Schnittstellensynthese in Vivado HLS Quelle: Crocket et al: The Zynq Book

6 Seite 6 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Design Flow Algorithmussynthese umfasst drei Stufen 1. Extraktion von Datenpfad und Steuerung 2. Scheduling und Binding 3. Optimierungen Extraktion von Datenpfad und Steuerung Datenpfad: Schaltungsteil, der Operationen auf Daten durchführt Steuerung: Schaltung der die Verarbeitung des Datenflusses koordiniert beide Teile abhängig von Algorithmus C / C++ / System C Code wird analysiert und die erforderliche Funktionalität interpretiert Extraktion von logischen und arithmetischen Operationen, Verzweigungen, bedingten Anweisungen, Schleifen, etc.

7 Seite 7 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Design Flow Scheduling und Binding Quelle: Crocket et al: The Zynq Book

8 Seite 8 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Design Flow Scheduling und Binding Scheduling Übersetzung der aus dem C-Code interpretierten RTL-Anweisungen in einen Satz von Operationen Operationen haben feste Dauer in Form von Taktzyklen Ergebnis abhängig von Taktfrequenz, Taktunsicherheit, Zieltechnologie und Benutzerdirektiven Binding Verknüpfen der geplanten Operationen mit den physischen Ressourcen der Zieltechnologie Merke Hardware-Architektur ist nicht durch den C-Quellcode spezifiert durch Direktiven können verschiedene Architekturvariationen aus dem Quellcode erzeugt werden

9 Seite 9 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Design Flow Taktunsicherheit Hilfmittel zur Berücksichtigung realer Schwankungen im Taktsignal Timing Analyser verwendet diese Information zur Bestimmung des Worst Case für die Clock Arrival Time für jeden Timing Check definiert Setup- und Hold-Marge für das Synthesewerkzeug, in der das Timing auf jeden Fall erfüllt werden sollte Quelle: Xilinx User Guide Vivado High-Level Synthesis (Xilinx UG902)

10 Seite 10 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Design Flow Implementierungsmetriken in Vivado HLS Ressourcen / Fläche Durchsatz Taktfrequenz Latenz Leistungsbedarf I/O-Anforderungen Standardmäßig findet bei Vivado HLS eine Optimierung hinsichtlich Ressourcen / Fläche statt impliziert Time-Sharing von Hardware führt im Allgemeinen zu erhöhter Latenz und reduziertem Durchsatz

11 Seite 11 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Herausforderungen im HLS Flow Analogie: Schildkröte und Hase Schildkröte Hase liefert optimale exakte Implementierung zu einer vollständig spezifizierten Zielsetzung (bezogen auf Funktion und Timing) Perfektion braucht Zeit z.b. beanspruchen die letzten 10% der Qualität 90% der Zeit erreicht nur 90% Qualität liefert Lösung nahe an spezifizierter Zielsetzung aber 10x schneller macht nach einem Entwurf kein Nickerchen...

12 Seite 12 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Herausforderungen im HLS Flow Das Design Race P Leistung hey, es funktioniert! verspätet gut genug Box Designraum fundierte Vermutung 90% bestmöglich 1 / Performance

13 Seite 13 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Herausforderungen im HLS Flow Warum der Hase gewinnt In echten Designprojekten... ist das genaue Ziel anfangs nicht immer bekannt kann das Ziel mit dem ersten Schuss sowieso nicht getroffen werden ist gut genug wirklich gut genug ist die Einhaltung des Zeitplanes alles

14 Seite 14 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Herausforderungen im HLS Flow Design-Paradigma: Funktion-zu-IP, nicht Programm-zu-Hardware! Design-Objekt ist ein Hardware-IP Zu bedenken: Entwickler immer noch selbst verantwortlich (Müll rein, Müll raus) Funktionalität als Algorithmus angeben (in C) Struktur als Pragmas angeben (über C hinaus) Optimierungs-Constraints festlegen (über C hinaus) Bit- und Cycle-Level-Design und deren Optimierung kann den Werkzeugen überlassen werden

15 Seite 15 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS Überblick über den Vivado HLS Syntheseprozess Quelle: Crocket et al: The Zynq Book

16 Seite 16 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS Projektstruktur eines Beispielprojekts Quelle: Crocket et al: The Zynq Book

17 Seite 17 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS Beispiel Top-Level Funktion VOID find_average_of_best_x (INT *average, INT samples[8], INT X) { // body of function (statements, sub-function calls, etc.) } Eingabeargumente und Rückgabewert der Top-Level C/C++ Funktion werden in RTL-Datenports synthetisiert zusätzlich existieren Block-Level Protokolle und zugehörige Ports zum Datenaustausch Quelle: Crocket et al: The Zynq Book

18 Seite 18 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS Port-Schnittstellenprotokolle Quelle: Crocket et al: The Zynq Book

19 Seite 19 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS Ergänzte Schnittstelle mit Schnittstellenprotokoll und zugehörigen Ports Schnittstellenprotokoll definiert die Art der Austauschvorgänge, die über diesen Port stattfinden Wahl des Protokolls über entsprechende Direktiven Block-Level Protokolle noch nicht enthalten Quelle: Crocket et al: The Zynq Book

20 Seite 20 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS Schnittstellen und Protokolle auf Block-Level Mechanismus zur Steuerung auf Subsystem-Ebene Block-Level Protokolle arbeiten unabhängig von Protokollen auf Port-Ebene immer enthalten: ap clk und ap rst (interne Operation immer synchron) Block-Level Signale sind im ap ctrl hs-protokoll zusammengefasst AXI4-Lite Bus Interface auf Block-Level Ebene möglich Quelle: Crocket et al: The Zynq Book

21 Seite 21 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS Ergänzte Schnittstelle mit Block-Level Protokoll Quelle: Crocket et al: The Zynq Book

22 Seite 22 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Umgang mit Vivado HLS ap ctrl hs-protokoll Quelle: Xilinx User Guide Vivado High-Level Synthesis (Xilinx UG902)

23 Seite 23 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Datentypen fundamentaler Einfluss auf synthetisierte Hardware lange Wortbreiten führen zu komplexeren Implementierungen hinsichtlich PL-Ressourcen Pipelining Einfügen von Registern in eine Schaltung zur Minimierung des kritischen Pfades (längster kombinatorischer Logikpfad zwischen getakteten Elementen) Datenflussoptimierung Optimierung in der Algorithmus-Umsetzung Analyse des Inhalts und der Abhängigkeiten von Funktionen Viele Möglichkeiten des manuellen Eingreifens Lektüre von UG902

24 Seite 24 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Datenabhängigkeiten zwischen Operationen jeder Algorithmus umfasst Anzahl von funktionalen Operationen implizite Datenabhängigkeit zwischen Operationen direkte Synthese des Algorithmus kann zu Satz von Operationen führen, die aufgrund der Datenabhängigkeit logisch gleichzeitig erfolgen müssen alle Operationen gehören zur selben Processing Stage Quelle: Crocket et al: The Zynq Book

25 Seite 25 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Durchsatz und Latenz vor dem Pipelining Verarbeitungsdauer von Op1, Op2, Op3 bestimmt Datendurchsatz Eingabe-zu-Ausgabe Latenz entspricht Summe der Latenzen der drei Operationen abstrakt können Op1, Op2, Op3 Logik in einem kombinatorischen oder getakteten Pfad sein Quelle: Crocket et al: The Zynq Book

26 Seite 26 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Partitionierung von Operationen in separate Stufen über Pipelining Ergänzung von Registerstufen zur Speicherung der Zwischenergebnisse Datenabhängigkeit zwischen Operationen wird dadurch aufgehoben Eingabe-zu-Ausgabe Latenz nimmt durch Speicherung insgesamt zu aber: Datenabtastrate kann wegen kürzeren Stufen erhöht werden Erhöhung des Datendurchsatzes Erhöhung der maximal unterstützten Taktfrequenz (bei zuvor kombinatorischem Logikpfad) Quelle: Crocket et al: The Zynq Book

27 Seite 27 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Durchsatz und Latenz nach dem Pipelining Op1, Op2, Op3 können als jeweils separate Verarbeitungsstufe gleichzeitig ausgeführt werden einzelne Verarbeitungsstufen sind kürzer Durchsatz um Faktor 3 gestiegen Quelle: Crocket et al: The Zynq Book

28 Seite 28 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Schleifen in Vivado HLS Schleifenoptimierungen durch Direktiven steuerbar standardmäßig werden Schleifen rolled (vgl. Optimierung hinsichtlich Ressourcen / Fläche) wiederholende Operationen werden dann durch selbes Stück Hardware realisiert unrolled 2 Iterationen (unroll by 2) 4 Iterationen

29 Seite 29 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Weitere Optionen zur Opimierung von Schleifen Loop Unroll (vollständig und teilweise) Loop Merge Loop Flatten Iterationen 2 Iterationen 2x (2 Iterationen) (merged)

30 Seite 30 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Arrays in Vivado HLS Beeinflussung von Speichernutzung durch Mapping, Reshaping,... Adresse Daten

31 Seite 31 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Design by Exploration Referenz Algorithmus und Testbench Algorithmus für Synthese Co-Simulation & Validierung HLS und Analyse Pragmas RTL Backend gut genug? ja RTL nein nach dem Backend noch nicht gut genug?

32 Seite 32 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Synthese von Algorithmen Abschließende Gedanken Was Vivado nicht kann aus einem vollständigen C-Programm Hardware machen einen Hardware-Entwickler aus einem Programmierer machen Wo die Vorteile von Vivado für einen Hardware-Entwickler liegen Algorithmenentwicklung / Debugging / Validierung in Software Steuerung über Pragmas (kein RTL Hacking, Feintuning auf Gatterbene) schnelle Analyse und Visualisierung Unterstützung von flexiblen Datentypen eingebaute, ausgefeilte IP-Schnittstellen Integration mit dem Rest von Vivado und Zynq

33 Seite 33 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Zusammenfassung Heute haben Sie gelernt... wie Sie in Vivado HLS das Syntheseergebnis beeinflussen können dass Vivado nicht automatisch ein C-Programm zur Hardware macht

34 Seite 34 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Ausblick auf nächste Stunde In der nächsten Stunde widmen wir uns... der integrierten Logikanalyse dem Profiling zur Performance-Analyse Methoden zur Schätzung der Entwurfsqualität

35 Seite 35 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Hinweise zum Selbststudium Zur Vertiefung wird empfohlen... The Zynq Book (Crockett, Elliot, Enderwitz, Stewart; Open Source Book) Chapter 15: Vivado HLS: A Closer Look Introduction to FPGA Design with Vivado HLS (Xilinx UG998) Vivado Design Suite User Guide - HLS (Xilinx UG902)

36 Seite 36 High-Level Synthese Configurable Embedded Systems Wintersemester 2017 Kritik Nun sind Sie dran: Kritik: Was funktioniert gut / was schlecht? Anregungen Wünsche Verbesserungsvorschläge in Bezug auf Inhalt und Organisation der Vorlesung Diese Folien sind keine Powerpoints. Alle Unterlagen wurden mit LAT E X erstellt.