Rechnerstrukturen. 3. Elementare Bausteine. Inhalt. Vorlesung Rechnerstrukturen Winter 2002/03. (c) Peter Sturm, Universität Trier 1
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1 Vorlesng Rechnerstrktren Winter 2002/03 Rechnerstrktren 3. Elementare Basteine Inhalt Latches nd Register Decoder Mltiplexer Speicher Arithmetische Einheiten Endliche Atomaten 3.2 (c) Peter Strm, Universität Trier 1
2 Vorlesng Rechnerstrktren Winter 2002/03 Elementare Basteine Häfig verwendete Grndfnktionen Umwandeln (Decoder) Verteilen (Mltiplexer) nd Zsammenfassen (Demltiplexer) Speicherng Steerngen (Endliche Atomaten, State Machine) Arithmetisch-logische Fnktionen Zählen (Zähler, Conter) Addieren, Sbtrahieren,... Vergleichen (Komparator) Shiften, Rotieren Fnktionsweise, Realisierngsvarianten, Zeit- nd Platzeffizienz Spezifikation Ein- nd Asgänge, Steerngsanschlüsse Zeitverhalten, elektrische Eigenschaften 3.3 Decoder Umwandlng Inverse Fnktion häfig ach interessant Decoder Encoder E n Decoder m A Beispiele 7-Segment 1 as n Priorität Parität E n Decoder m A Klassische Schaltnetze Minimierng A m Encoder n E 3.4 (c) Peter Strm, Universität Trier 2
3 Vorlesng Rechnerstrktren Winter 2002/03 7-Segment-Decoder 3.5 Realisierng: 7-Segment-Decoder Zsätzliche Steereingänge LT = Lamp Test BI = Blank Inpt RBI = Ripple Blank Inpt RBO = Ripple Blank Otpt 4 \BI 5 \RBI 3 \LT 7 A 1 B 2 C D D 74LS47 \RBO 4 a b c d e f g \LT \RBI D C B A \BI/ BI/\RBO a b c d e f g H H L L L L H L L L L L L H H X L L L H H H X H H H H H X X X X X X L H H H H H H H H L L L L L L H H H H H H H L X X X X X H L L L L L L L 3.6 (c) Peter Strm, Universität Trier 3
4 Vorlesng Rechnerstrktren Winter 2002/03 1 as n -Dekoder Maximal 1 as n Asgängen aktiv 1 as 4 1 as 8 1 as 16 Kaskadierbarkeit 6 G1 4 \G2A 5 \G2B 1 A 2 B 3 C Y0 Y1 Y2 Y3 Y4 Y5 Y Y7 7 74LS138A G1 \G2A \G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 X X H X X X H H H H H H H H X H X X X X H H H H H H H H L X X X X X H H H H H H H H H L L L L L L H H H H H H H H L L L L H H L H H H H H H H L L L H L H H L H H H H H H L L L H H H H H L H H H H H L L H L L H H H H L H H H H L L H L H H H H H H L H H H L L H H L H H H H H H L H H L L H H H H H H H H H H L 3.7 Primäre Anwendng eines 1 as n -Decoders A B C 74LS138A Enable Bastein B0 (Tri-State) Enable Bastein B1 (Tri-State) Enable Bastein B7 (Tri-State) 3.8 (c) Peter Strm, Universität Trier 4
5 Vorlesng Rechnerstrktren Winter 2002/03 Realisierng: 1 as n -Decoder 3.9 Kaskadierng A B C D Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y (c) Peter Strm, Universität Trier 5
6 Vorlesng Rechnerstrktren Winter 2002/03 1 as n -Encoder (Prioritätsdecoder) Umkehrng des 1 as n -Decoders 8 nach 3 16 nach 4 \EI I0 I1 I2 I3 I4 I5 I6 I7 5 \EI 10 I0 11 I1 12 I2 13 I3 1 I4 2 I5 3 I6 A2 A1 A0 \GS \EO \EO 15 \GS 14 A2 A I7 A0 9 74LS148 H X X X X X X X X H H H H H L H H H H H H H H H H H H L L X X X X X X X L L L L L H L X X X X X X L H L L H L H L X X X X X L H H L H L L H L X X X X L H H H L H H L H L X X X L H H H H H L L L H L X X L H H H H H H L H L H L X L H H H H H H H H L L H L L H H H H H H H H H H L H 3.14 \EI I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15? Prioritätsdecoder 16 nach 4? A3 A2 A1 A0 \EO \GS 3.15 (c) Peter Strm, Universität Trier 6
7 Vorlesng Rechnerstrktren Winter 2002/03 Paritätsdecoder Einfaches Prüfsmmenverfahren Gerade Parität: n Bits enthalten gerade Anzahl 1 Ungerade Parität: n Bits enthalten ngerade Anzahl 1 Wahrheitstabelle etwas mständlich? Bastein einsetzbar Erzegng des Paritätsbit Überprüfng des Paritätsbit 8 A Even 5 9 B Odd 6 10 C 11 D 12 E 13 F 1 G 2 H 4 I 74LS Realisierng: Paritätsdecoder 3.18 (c) Peter Strm, Universität Trier 7
8 Vorlesng Rechnerstrktren Winter 2002/03 Mltiplexer nd Demltiplexer Erweiterng des einfachen Wechselschalters af n Eingänge Demltiplexer: Umkehrng des Mltiplexers D0 3 D1 2 D2 1 D3 15 D4 14 D5 13 D6 12 D7 A B C \G Y 5 W \G C Y W B A D0 D1 D2 D3 D4 D5 D6 D LS Fnktionsweise Mltiplexer 7 4 D0 A B C \G 3 D1 2 D2 1 D3 15 D4 14 D5 13 D6 12 D7 74LS151 Y 5 W 6 C B A \G G Y W X X X H L H L L L L D0 \D0 L L H L D1 \D1 L H L L D2 \D2 L H H L D3 \D3 H L L L D4 \D4 H L H L D5 \D5 H H L L D6 \D6 H H H L D7 \D (c) Peter Strm, Universität Trier 8
9 Vorlesng Rechnerstrktren Winter 2002/03 Realisierng: Mltiplexer? 3.22 Kaskadierng 3.24 (c) Peter Strm, Universität Trier 9
10 Vorlesng Rechnerstrktren Winter 2002/03 Register Speicherng von Bitvektoren Zsammenfassen mehrerer Flip-Flops Flops Manell über externe Verdrahtng Spezielle Registerbasteine Breites Spektrm Verschiedene Flip-Flops Preset Clear Tri-State-Asgänge 3.26 Beispiel: 8 Bit-Register \CLR \PRE CLK D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 \CLR \PRE CLK Dx Qx L L X X X L H X X L H L X X H H H L L H H H H 3.27 (c) Peter Strm, Universität Trier 10
11 Vorlesng Rechnerstrktren Winter 2002/03 Realisierng: Mit 74LS47A 74LS47A: 2 D-FlipD Flip-FlopFlop Preset Clear Wieviele Chips sind notwendig? D \PRE CLK \CLR Q \Q Wieviele Ein/Asgänge? 1 \CLR1 Q1 5 4 \PRE1 \Q1 6 3 CLK1 2 D1 13 \CLR2 10 \PRE2 \Q CLK2 12 D2 Q2 74LS47A Realisierng: 8 Bit-Register? 3.29 (c) Peter Strm, Universität Trier 11
12 Vorlesng Rechnerstrktren Winter 2002/03 Einfache Speicher Adressierng einzelner Speicherzellen Speicherbastein Kapazität (Anzahl Zellen, 2 n ) Größe des Datenvektors pro Adresse (k Bit) \CS \RD \WR Tri-State State-Asgänge A0 D0 Häfig kombinierte Leitng R/W High = Lesen Low = Schreiben Zwei Grndtypen RAM: Lesen nd Schreiben ROM: Nr Lesen Dk An Speicher 3.31 Realisierng: 16 mal 4 Bit RAM? 3.32 (c) Peter Strm, Universität Trier 12
13 Vorlesng Rechnerstrktren Winter 2002/03 Shiften nd Rotieren Shift Bitvektor m k Bit nach links oder rechts schiften k Bit fallen ras k Bit kommen hinz Rotieren Bitvektor m k Bit nach links oder rechts zyklisch shiften Shift rechts m Betrachtng von Shift reicht? Shift rechts m Beispiel: Shift-Register 4 Zstände Wert speichern Wert laden Shift links m 1 Shift rechts m 1 \CS \C0 \C1 SI SO Tri-State State-Asgang D0 Q0 Dk Qk \CS \C0 \C1 Dx Qx SO L X X Ω Ω Ω H L L X Qx X Hold H L H Dx Dx X Load H H L X Qx+1 Q0 Shift right, Qk=SI H H H X Qx-1 1 Qk Shift left, Q0=SI 3.38 (c) Peter Strm, Universität Trier 13
14 Vorlesng Rechnerstrktren Winter 2002/03 Realisierng: 2 Bit-Shift-Register? 3.39 Barrel-Shifter Jede beliebige Shift-Operation eines k Bit-Vektors in einem Schritt Beispiel k=8 Realisierng: Mltiplexer Für jeden Asgang: 2 k nach 1 \CS S0 S1 S2 D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 \CS S0 S1 S2 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 L L L L D7 D6 D5 D4 D3 D2 D1 D0 L L L H D6 D5 D4 D3 D2 D1 D0 D7 L L H L D5 D4 D3 D2 D1 D0 D7 D6 L L H H D4 D3 D2 D1 D0 D7 D6 D5 L H L L D3 D2 D1 D0 D7 D6 D5 D4 L H L H D2 D1 D0 D7 D6 D5 D4 D3 L H H L D1 D0 D7 D6 D5 D4 D3 D2 L H H H D0 D7 D6 D5 D4 D3 D2 D (c) Peter Strm, Universität Trier 14
15 Vorlesng Rechnerstrktren Winter 2002/03 Serielle/Parallele Shift-Register Bisher Parallel/Parallel Eingabe: Bitvektor Asgabe: Bitvektor Umwandlng Seriell-Parallel Seriell nach Parallel Eingabe: 1 Bit Asgabe: Bitvektor Parallel nach Seriell Eingabe: Bitvektor Asgabe: 1 Bit Bit-Seriell In/Parallel Ot-Shift-Register? Welche Ein- nd Asgänge sind notwendig? Realisierng? 3.43 (c) Peter Strm, Universität Trier 15
16 Vorlesng Rechnerstrktren Winter 2002/03 Logische nd arithmetische Operationen Bitvektor Logische Operationen bitweise Gleichheit Bitvektor wird als Dalzahl afgefaßt Ganze Zahl ohne Nachkomma, Festkommazahl Addition, Sbtraktion, Mltiplikation, Division Gleichheit Größer, Kleiner Bitvektor ist BCD-kodierte Dezimalzahl Addition, Sbtraktion, Mltiplikation, Division Gleichheit Größer, Kleiner Bitvektor ist IEEE 754-kodierte Gleitkommazahl 3.47 Exkrs: Binäre Zahlensysteme Hier nr ganze Zahlen oder Festkommazahlen Zahlen zr Basis = = = Feste Anzahl Stellen 8, 16, 32, 64 Bit gängig Führende Nllen Darstellng negativer Zahlen? 3.48 (c) Peter Strm, Universität Trier 16
17 Vorlesng Rechnerstrktren Winter 2002/03 2er-Komplement Zahl negativ MSB = 1 n N = N Einfache Umwandlng 1) 1er-Komplement ) 1 addieren (-53)( Addition (c) Peter Strm, Universität Trier 17
18 Vorlesng Rechnerstrktren Winter 2002/03 Halb- nd Volladdierer? A B Carry Halbaddierer A B S Carry Ot Volladdierer Carry In S Bit-Ripple-Addierer 3.53 (c) Peter Strm, Universität Trier 18
19 Vorlesng Rechnerstrktren Winter 2002/03 C4 Carry-Select-Addierer 4 Bit-Addierer [7..4] 0 4 Bit-Addierer [7..4] C4 4 Bit-Addierer [3..0] C0 Carry Ot S7 S6 S5 S4 S3 S2 S1 S Tabellenbasierter Addierer Vorberechnete Smmen in Nrlesespeicher Carry In, Carry Ot? Zgegeben, für Addition vielleicht etwas übertrieben, aber... A0 A1 A2 A3 A4 A5 A6 A7 B0 B1 B2 B3 B4 B5 B6 B7 64 Kbyte ROM S0 S1 S2 S3 S4 S5 S6 S (c) Peter Strm, Universität Trier 19
20 Vorlesng Rechnerstrktren Winter 2002/03 Carry-Lookahead-Addierer Ripple-Addierer Ci+ 1 = AiBi + CiAi + CiBi C0 = 0 Lafzeit O(n) Carry-Lookahead Direkte Berechnng eines Carry-Bits Ci+ 1 = f ( A0, K, Ai, B0, K, Bi) Zweistfiges Schaltnetz Lafzeit O(1) 3.57 Carry-Generate nd Carry-Propagate Wann entsteht ein Carry? Gi = Ai Bi Wann wird ein Carry weitergegeben? Pi = Ai Bi Addition drch G nd P beschreiben Si = Ai Bi Ci = Pi Ci Ci+1 = AiBi + AiCi + BiCi = AB i i + Ci( Ai + Bi) = AB i i + Ci( Ai Bi) = Gi + CiPi 3.58 (c) Peter Strm, Universität Trier 20
21 Vorlesng Rechnerstrktren Winter 2002/03 4 Bit Carry-Lookahead-Addierer 3.59 Sbtraktion 2er-Komplement addieren Erweiterng n Bit-Addierer z n Bit-Addierer/Sbtrahierer? 3.61 (c) Peter Strm, Universität Trier 21
22 Vorlesng Rechnerstrktren Winter 2002/03 Mltiplikation Vorzeichenlos Einfach erweiterbar af vorzeichenbehaftete Mltiplikation? Maximale Größe des Resltats? n Bit Mltiplikant n Bit Mltiplikator Schaltnetz Akkmlation der partiellen Prodkte 1001 (9) * 1011 (11) Akkmlation der partiellen Prodkte? A3 B3 A2 B2 A1 B1 A0 B0 S 6 S 5 S 4 S3 S2 S1 S (c) Peter Strm, Universität Trier 22
23 Vorlesng Rechnerstrktren Winter 2002/03 Realisierng mit Halb- nd Volladdierern? 3.66 Komparatoren Test af Gleichheit Kleiner Größer Realisierng 4 Bit-Komparator? A0 A1 A2 A3 A=B A<B A>B B0 B1 B2 B (c) Peter Strm, Universität Trier 23
24 Vorlesng Rechnerstrktren Winter 2002/03 Arithmetische-logische Einheit (ALU) Zsammenfassng vieler arithmetischer nd logischer Operation Beispiel 74LS181 Mode = 1: Logik 16 Fnktionen Mode = 0: Arithmetik 32 Fnktionen z.t. aßergewöhnlich F=AB pls (A+ not B) pls 1 G, P? Ach als Komparator einsetzbar Carry In Mode S0 S1 S2 S3 A0 A1 A2 A3 B0 B1 B2 B3 A=B Carry Ot F0 F1 F2 F3 74LS181 G P Bit-ALU 3.71 (c) Peter Strm, Universität Trier 24
25 Vorlesng Rechnerstrktren Winter 2002/03 BCD-Arithmetik BCD = Binary Coded Decimal Beispiel Addition Realisierngsvarianten? Explizite Modellierng Binäre Addition nd Korrektr? Umwandlng Binär BCD 0111 (7) (6) (13) 0111 (7) (6) BCD (1,3) 3.73 Gleitkomma-Arithmetik Getrennte Behandlng von Mantisse nd Exponent Mantisse normalisieren Mantisse normalisieren Welche Operation wird hier eingesetzt? 3.74 (c) Peter Strm, Universität Trier 25
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