10. PCI-Busstrukturen 10.1 Allgemeines

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1 10. PCI-Busstrukturen 10.1 Allgemeines Elegantes "Plug & Play": - Erkennung vorhandener Geräte, - Zuordnung der Interrupts, - Shared Interrupts. Geschwindigkeit: - Bustakt Mhz (66 MHz), - bei 64 Bit Bursts bis 266 MB/s, - Multiplex für Daten & Adressen. Verbesserung gegenüber: - ISA Industry Standard Adapter Bus, - MCA, Microchannel Adapter Bus, - VESA, vorerst lokaler Video-Bus, - NuBus für AppleMacintosh. Host-PCI Bridge Systemprogrammierung I, Sommer 2000, P. Schulthess 1 AGP-Slot PCI-Slots ISA-Slot

2 10.2 Charakteristika und Spec. PCI = Peripheral Component Interconnect PCI-Spezifikation: /66 MHz Takt, 32/64 Bit Datenpfade, 124 / 188 Kontakte, - Arbitrierungsschema für mehrere Bus Master, - 12 verschiedene Buszyklen, - PCI-Interruptschema, - 3,3 oder 5 Volt. Drei Adressräume: => - 32 Bit Memory (optional 64 Bit), - 32 Bit E/A-Adresse (I/O-Ports), - Konfigurationsadressraum. Kapazität: - Rekursiv bis 255 PCI-Busse, - PCI-Geräte auf Hauptplatine, - maximal 31 Geräte pro PCI-Bus. Systemprogrammierung I, Sommer 2000, P. Schulthess 2

3 10.3 Einordnung für den PCI-Bus Host-PCI Brücke als Daten-Drehscheibe zwischen: - Frontside Bus, PCI-Bus, AGP-Bus, - evtl. auch zum L2-Cache. Arbitrierungsinstanz: - für Geräte mit Bus-Master Fähigkeit am PCI-Bus, - welches Gerät darf den Bus belegen? Datenpufferung: - Warteschlangen (Lesen & Schreiben), - erzeugt Bursts aus Einzelzugriffen, - Flusskontrolle / Handshake. USB IDE UDMA AGP CPU Host-PCI Brücke PCI-ISA PCI ISA Speicher Systemprogrammierung I, Sommer 2000, P. Schulthess 3

4 10.4 Organisation und Baumtopologie Multiplexbetrieb: - Adressen & Datenwörter, - 32/64 Bit wahlweise, - 64 Bit aufteilen. Host-PCI Brücke BUS #0 Devices Maximal 255 PCI-Busse: - Verknüpfung via Brücken, - Wegelenkungsfunktion, - Baumtopologie, - synchron, - LAN... Praktisch: - PCI-Bus #0, - AGP-Bus #1, -... PCI-PCI Brücke BUS #k PCI-PCI Brücke BUS #i Devices Devices Systemprogrammierung I, Sommer 2000, P. Schulthess 4

5 10.5 Konfigurationsadressraum Grundlage für ordentliches "Plug & Play" Konfigurierungsmodus #1 Jede PCI-Einheit besitzt einen 256 Byte großen Konfigurationsadressraum: - Built-in Selbsttest, - Headerformat, - Zugriffslatenz, - Zeilengrösse im Cache, - verschiedene Basisadressen, - z.b. Video-BIOS ROM, - empfohlenes Timing. - Interrupt-Konfiguration: - PCI-Interrupts, - PIC-IRQs. 64 Byte Header 192 Byte - deviceabhängig Dev-ID Hersteller Status Befehl Klassencode versn bist hdr Ltcy clg Erweiterungs ROM tmin tmax IntX IRQ Systemprogrammierung I, Sommer 2000, P. Schulthess 5

6 Setzen der Gerätekonfiguration Konfigurierung geschieht durch Schreiben in den Konfigurationsraum. Konfigurationdatenregister am Port $cfc: - schreibt und liest PCI-Gerätekonfigurationsraum, - Adresse aus dem Konfigurations-Adressregister. Konfigurations-Adressregister am Port $cf8: ECD: Enable Configuration Data (1) BUS: Nummer des PCI-Busses (meist 0) DEV: Einheit bzw. Gerät am Bus (0..31), FKT: Funktion bei Multifunktions-Geräten REG: 32-Bit Wort aus aktuellem K-Raum TYP: (Gerät am Bus, Gerät an Sub-Bus). Adressierung ECD BUS # DEV FKT REG TYP Systemprogrammierung I, Sommer 2000, P. Schulthess

7 Konfigurierungsmodus #2 PC spezifischer Konfigurierungsmechanismus für 16 Bit PC-Betrieb. CSE-Register (Configuration Space Enable): - 8 Bit am Port $cf8, Key Fkt - Falls Key = 0, normaler E/A Zugriff, 7 - Falls Key > 0, Konfigurationsraum bei $c000 im E/A-Bereich einblenden, - Fkt bezeichnet Unterfunktion beim adressierten Gerät. Forward-Register: - wählt evtl. einen Bus auf tieferer Ebene, - 8 Bit am Port $CFA. Eine E/A-Adresse zwischen $c000 und $cfff greift nun in den gewählten Konfigurationsraum: DEV REG $ c 7 PCI BUS Systemprogrammierung I, Sommer 2000, P. Schulthess 7

8 Plurix Klasse "PCI_Config": class PCI_Config { static int GetDisplayAddress(){ int device, classcode, devid; for ( device=0; device < 0x1F; device++) { devid =ReadPci(0, device, 0, 0); if ((devid =0 ) // (devid =-1) ) continue; // no device present else { classcode =ReadPci(0, device, 0, 4)>>16; if (classcode == 0x0300) (classcode == 0x0001) { return( ReadPci( 0, device, 0, 0x10) & 0xFFFFFFF0); } } } } // end GetDisplay, all 31 Devices, if Device present, if Video Card static int ReadPci(int bus, int device, int func, int offset){ int addr, orig, value; final int CFA = 0xcf8; final int CFD = 0xcfc; // Config-Addr, Config-Data addr = 0x // Active Config-Data ((bus & 0xFF) << 16) ((device & 0x1F) << 11) ((func & 0x07) << 8) (offset & 0xFC) ; Kernel.OutDW( CFA, addr) ; value = Kernel.InDW( CFD ) ; // Read Config-Data Kernel.OutDW( CFA, 0) ; // deactivate! return value; }} // end class PCI_Config, end ReadPCI Systemprogrammierung I, Sommer 2000, P. Schulthess 8

9 Tabelle von Klassencodes (PCI Spec. 2.0 und 2.1) Basiscode Geräteklasse Subcode Gerät $00 altes PCI-Gerät $00 alt, nicht VGA $01 VGA-Adapter $01 Massenspeicher $00 SCSI $01 IDE $02 Floppy $03 Raid $02 Netzwerkkontr. $00 Ethernet $01 Token Ring $02 FDDI $03 ATM $03 Video $00 VGA $01 XGA Systemprogrammierung I, Sommer 2000, P. Schulthess 9

10 Basiscode Geräteklasse Subcode Gerät $04 Multimedia $00 Video $01 Audio $05 Memory $00 RAM $01 Flash RAM $06 PCI-Bridge $00 Host $01 ISA $02 EISA $03 MCA $04 PCI-PCI $05 PCMCIA $06 NuBus $07 CardBus Systemprogrammierung I, Sommer 2000, P. Schulthess 10

11 Basiscode Geräteklasse Subcode Gerät $07 Port Devices $00 Serial Port Kontroller $01 Parallel Port Kontroller $08 System Devices $00 Interrupt Kontr. $01 DMA $02 Timer $03 Real-time Clock $09 Input $00 Keyboard $01 Digitizer $02 Mouse $0A Docking Station $00 Generic Docking Systemprogrammierung I, Sommer 2000, P. Schulthess 11

12 Basiscode Geräteklasse Subcode Gerät $0B Processor $ $ $02 Pentium $10 Alpha $20 PowerPC $40 CoProcessor $0C Serieller Bus $00 FireWire $01 Acess Bus $02 SSA Bus $03 USB $04 Fibre Channel Ein Subcode von $80 bedeutet jeweils "anderer Kontroller". Systemprogrammierung I, Sommer 2000, P. Schulthess 12

13 10.6 PCI-Buszyklen Einfache Speicherzugriffe und Burstzugriffe Einfache Zugriffe: - beginnen mit Frame, - Adressen/Datenmultiplex, - Command/BE Multiplex. - Doppelnutzung der Stifte. Burst-Lesetransfer: - Adresse implizit hochzählen, - Byte-Enable Leitungen falls nicht Doppelwort-Transfer, - Lücken mit BE=0 füllen. - ein Wort pro Takt! Beim Schreiben ist ein Taktzyklus zum Umschalten der Bustreiber nötig. Bidirektionale Flusskontrolle zwischen Initiator und Target. Takt Frame AD[x] C/BE[x] IRDY TRDY DEVSEL Adr Cmd BE[x] Initiator Ready Target Ready Device Selected Daten BE[x] Target Ready Systemprogrammierung I, Sommer 2000, P. Schulthess 13

14 Typen von Buszyklen 4 PCI Befehlsleitungen: - definieren 12 Typen von Buszyklen, - Multiplex mit Byte-Enable Leitungen, - gültig nach Übergang auf Frame=True. Adresse lesen/schreiben: - Einzelzugriffe & Burstzugriffe, - Zugriff auf Teil einer Cachezeile, - möglicherweise "Out of Sequence" - Dual-Adressierung für 64 Bit Adressen. Speicher schreiben mit Invalidierung: - eine oder mehrere Cache-Zeilen schreiben, - Hauptspeicherinhalt aktuell, - Write-Back überflüssig, - Cache-Zeile ungültig. CPU South Bridge FSB North Bridge PCI invalidate Cache RAM South Bridge PCI Bus Master Systemprogrammierung I, Sommer 2000, P. Schulthess 14

15 Gegebenenfalls Write-Back am FSB erforderlich: - falls nur Teile einer Cache-Zeile geschrieben werden, - erst Cache zurück in Hauptspeicher schreiben, - dann PCI-Zyklus zum Hauptspeicher, - verlängertes PCI Timing erlaubt. CPU PCI-Sonderzyklus: - Rundspruch am PCI-Bus, - Reset, Power Down... PCI Interrupt-Sequenz: - 4 Bus-Leitungen A, B, C, D vorhanden, - adressieren eines PCI Interruptkontrollers, - anschliessend Interrupt-Vektor übertragen. Konfiguration lesen oder schreiben. E/A Ports lesen oder schreiben. Device FSB North Bridge PCI writeback Cache Device South PCI Bus Master RAM Systemprogrammierung I, Sommer 2000, P. Schulthess 15

16 Busmaster & Arbitrierung ISA-DMA wird am PCI-Bus durch busmasterfähige Geräte ersetzt: - höhere Übertragungsrate, - keine externen Register, CPU - einfacheres Protokoll, - bessere Überlappung... Busmasterfähige PCI-Geräte: - verlangen den Bus mit REQ[0..3] oder PREQ, Host-Bridge RAM - erhalten den Bus via GNT[0..3] oder PGNT, ISA-Bridge - liefern die Target/Ziel-Adresse. Dev. Dev. Sog. Arbiter in der Host-Bridge teilt den PCI-Bus den Bus-Mastern zu: - Entscheidung während der alte Transfer noch läuft, - keine Monopolisierung möglich. Die traditionelle DMA-Funktion gibt es nur noch für Geräte am ISA Bus, diese ist in die PCI-ISA Brücke integriert (Device-ID: $08+$01). Systemprogrammierung I, Sommer 2000, P. Schulthess 16

17 4 Interrupt-Leitungen pro Slot: - typischerweise A,B,C,D genannt, - Einfache Devices setzen nur A, - Multifunktionseinheiten A...D. Interrupt-Routing pro Leitung: - Verschränkung von Slot zu Slot, - Umlenken auf PCI-ISA Bridge, - Int.-Kontroller in ISA-Bridge, - konfigurierbare Zuordnung. Sharable PCI-Interrupts: - verlangen besonderen Treiber, - verlangen Pegeltriggerung, - vermeiden IRQ-Engpässe! 10.7 PCI-Interrupts PCI-Slots mit Int[A..D] On-Board Interrupts CPU- Interrupt Interrupt-Sharing ist zwingend bei mehr als 4 Slots mit Interrupt. PCI-ISA Bridge Interrupt- Routing IRQ[3..15] Interrupt- Kontroller Systemprogrammierung I, Sommer 2000, P. Schulthess 17

18 10.8 PCI Bios Normalerweise als 16 Bit BIOS vorhanden: - nützlich für Routinen zur Geräteidentifikation, - im 32 Bit Protected Mode nicht nutzbar, - nicht mit SVGA-BIOS verwechseln. Teilfunktionen der Unterfunktion AH=$b1 des BIOS-Interrupt $1a: - AL=$01 PCI-BIOS vorhanden? - AL=$02 PCI-Device suchen (Dev, Hrst., Idx), - AL=$03 PCI-Geräteklasse suchen, - AL=$04 Sonderzyklus für Bus n, - AL=$05 Konfig.-byte/-wort/-dwort lesen, - AL=$06 Konfig.-byte/-wort/-dwort schreiben. Genaueres: - in H.-P. Messmer "PC-Hardwarebuch" Systemprogrammierung I, Sommer 2000, P. Schulthess 18

19 = PCI-Host Bridge für Pentium II VIA 82C598 North-Bridge CPU-seitige Signale: - kein Multiplex, - 64 Bit Daten & Adresse, - Byte-Enable Signale [0..7], - Snoop & Invalidate, - L1 Cache inquiry, - R/W/IO Signal, - Address Hold... Cache-Schnittstelle: - 64 Bit Bus für Daten & Adresse, - Byte-Enable Leitungen [0..7], - Tag-Speicher aktualisieren, - Steuern der Cache Bursts, - Cache Zeilen à 32 Bytes.. L2-Cache CPU 32 QW 16 QW 82C598 AGP RAM PCI 16 DW 48 DW 4 QW 16 QW Systemprogrammierung I, Sommer 2000, P. Schulthess 19

20 DRAM Speicher: - 64 Bit Daten, Adresse, Byte-Enable[0..7], - Speicherattribute & -selektierung, - Identifizierung des Speichertyps, - Fast-Page EDO/SD/SDD-RAM, - Spalten- & Zeilenadressierung, - Steuerung der Zugriffszeiten, - ECC optional.. PCI Bus ( = Bus #0): - Verwaltet Adressen > "DRAM-Top", - 32 Bit Daten, Adresse, Byte-Enable[0..3], - Arbitrierungsinstanz für PCI Master, AGP CPU Mem-Addr FSB North Bridge PCI RAS, CAS AGP Bus ( = Bus #1) für Grafikadapter: - Verbindung über Device 1 (PCI-PCI Brücke), - VGA Redirektion von Bus#0 auf Bus#1 möglich, - Konfigurierung des GART-Fensters für Zugriffe unter Kontrolle der Grafikkarte, - Adressübersetzung mit GART und lokalem TLB... RAM Systemprogrammierung I, Sommer 2000, P. Schulthess 20

21 = PCI-ISA Bridge VIA 82C586B South-Bridge Schnittstelle zum PCI Bus: - Interrupts A..D, ~ zuweisbar auf IRQ3..IRQ13, - 32 Bit Daten & Adressen, multiplex, - Buszugang: PREQ, PGNT, - Buffering.. Schnittst. zum ISA Bus: - IRQ[3..7, 9..11, 14, 15], - R/W für Speicher & IO, - 24 Bit Adressen, - 8/16 Bit Daten, - DMA [0..3, 5..7], - Oberes Datenbyte als Mehrfachfunktionsstifte... Sideband CPU Systemprogrammierung I, Sommer 2000, P. Schulthess 21 PCI UltraDMA/IDE 16 DW 1 DW ISA 8 DW Integrierte Peripherie: - CMOS/RTC, Gate A20, CPU 82C586B Legacy IO General IO USB 18 DW

22 Timer, DMA, - Interrupt Kontroller 8259, - PCI Interrupt Routing, - Power management. Sideband to CPU: => - Stop Clock, Power Management, - CPU reset/ init, INTR, NMI... UltraDMA/IDE: - EIDE / UltraDMA konfigurierbar, - 2 Kanäle mit jeweils DMA-Request und Ack, - Datentransport über die ISA-Adressleitungen.. Legacy IO: Tastatur & Maus, kein UART. USB: Takt, Port 1 & Port 2: Data+ / Data-. FSB North Bridge PCI South Bridge General Purpose IO: Bedienung der ISA Mehrfachfunktionsstifte.. Systemprogrammierung I, Sommer 2000, P. Schulthess 22