Betriebssystembau (BSB)

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1 Betriebssystembau (BSB) Das Programmiermodell der Intel IA-32-Architektur Horst Schirmeier, Olaf Spinczyk AG Eingebettete Systemsoftware Informatik 12, TU Dortmund

2 Überblick: Vorlesungen Struktur des OO-StuBS -Betriebssystems: Anwendung(en) Gerätezugriff (Treiber) Kontrollflussabstraktion Unterbrechungssynchronisation Hardware Prozessverwaltung Unterbrechungsbehandlung Interprozesskommunikation Betriebssystementwicklung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 2

3 Überblick: Vorlesungen Struktur des OO-StuBS -Betriebssystems: Anwendung(en) Gerätezugriff (Treiber) Hardware Prozessverwaltung Interprozesskommunikation Unterbrechungsbehandlung Unterbrechungssynchronisation Kontrollflussabstraktion Betriebssystementwicklung Thema der heutigen Vorlesung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 3

4 Agenda Historie Basisprogrammiermodell Speicherverwaltung und Adressierung Schutz Tasks Zusammenfassung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 4

5 Agenda Historie Basisprogrammiermodell Speicherverwaltung und Adressierung Schutz Tasks Zusammenfassung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 5

6 Historie der Intel x86-prozessoren (1) 886 (1978) der Urvater des PC-Prozessors 8286 (1982) Einführung des Protected Mode segmentbasierter Speicherschutz 8386 (1985) erster IA-32-Prozessor seitenbasierter virtueller Speicher 8486 (1989) integrierte FPU, RISC-Ansätze Pentium (1993) superskalar, 64-Bit-bus SMM, MMX, APIC, Dualprozessor-fähig Pentium Pro (1995) Server, High-End Pentium II (1997) Pentium Pro + MMX RISC-artige Mikroinstruktionen Pentium III (1999) SSE Pentium 4 (2) Netburst-Architektur SSE2, Hyperthreading, Vanderpool, Intel 64/EM64T 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 6

7 Historie der Intel x86-prozessoren (2) Core (25) Dual Core, weniger Strom Pentium III-Derivat, SSE3, Core 2 (26) Dual Core, Quad Core, 64 Bit Core i3/i5/i7 (28) SSE4, QPI, Quad Core, SMT, L3-Cache On-die L3-Cache, integrierter Speichercontroller und teils GPU Atom (28) noch weniger Strom Sandy Bridge (211) AVX, AES-NI Haswell/Broadwell (213) AVX2, TSX Sky-/Kaby-/Cannonlake (215-17) AVX3, MPX, SGX, ADX integrierte Southbridge, USB 3.1, GPU für 3D und 4k-Video 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 7

8 Agenda Historie Basisprogrammiermodell Speicherverwaltung und Adressierung Schutz Tasks Zusammenfassung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 8

9 886: Programmiermodell 16-Bit-Architektur, little-endian 2-Bit-Adressbus, d.h. maximal 1 MiB Hauptspeicher wenige Register (jedenfalls aus heutiger Sicht) 123 Befehle kein orthogonaler Befehlssatz Befehlslängen von 1 bis 4 Byte segmentierter Speicher noch immer aktuell Aufwärtskompatibilität wird bei Intel großgeschrieben obwohl von 1978: noch heute von jeder IA-32-CPU unterstützt Real Mode, Virtual 886 Mode 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 9

10 886: Registersatz Befehls- und Stapelzeiger 15 IP SP Flag Register 15 FLAG Vielzweckregister 15 AH BH CH DH AL BL CL DL Segmentregister 15 CS SS DS ES Stack Data Extra SI DI BP 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 1

11 886: Registersatz Befehls- und Stapelzeiger 15 IP SP Vielzweckregister 15 AH BH CH DH SI DI BP AL BL CL DL Jedes Vielzweckregister erfüllt seinen speziellen Zweck AX: Accumulator Register arithmetisch-logische Operationen I/OFlag Register kürzester Maschinencode FLAG BX: Base Address Register 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur CX: Count Register für LOOP-Befehl Segmentregister für String-Operationen mit REP 15 für Bit Shift und Rotate CS DX: Data SSRegister Stack DX:AX DSsind 32 Bit für MUL/DIVData Portnummer ES für IN und OUT Extra SI, DI: Index Register für Array-Zugriffe (Displacement) BP: Base Pointer

12 886: Segmentierter Speicher logische Adressen bestehen beim 886 aus Segmentselektor (i.d.r. der Inhalt eines Segmentregisters) Offset (i.d.r. aus einem Vielzweckregister oder dem Befehl) Berechnung der physikalischen Adresse: 15 Segmentselektor + Offset physikalische Adresse Die 16-Bit-Konkurrenz konnte i.d.r. nur 64KB adressieren. 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 12

13 886: Segmentierter Speicher logische Adressen bestehen beim 886 aus Segmentselektor (i.d.r. der Inhalt eines Segmentregisters) Offset (i.d.r. aus einem Vielzweckregister oder dem Befehl) Berechnung der physikalischen Adresse: 64K ought to be enough for anybody 15 Segmentselektor 15 + Offset angeblich ein Zitat von Bill Gates, physikalische Adresse Die 16-Bit-Konkurrenz konnte i.d.r. nur 64KB adressieren. 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 13

14 886: Speichermodelle Programme können Adressen unterschiedlich bilden. Das Ergebnis waren unterschiedliche Speichermodelle: Tiny -, - und Stacksegment sind identisch: 64K insgesamt Small Trennung des s von und Stack: 64K + 64K Medium 32- (bzw. 2-) Bit-Zeiger für, - & Stapelseg., aber fest (64K) Compact Festes -Segment (64K), 32- (bzw. 2-) Bit-Zeiger für & Stack Large far -Zeiger für alles: 1MB komplett nutzbar Huge wie Large, aber mit normalisierten Zeigern 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 14

15 886: Fazit Urvater der PC-Prozessoren bildete den Kern der ersten PCs noch heute sind IA32-Prozessoren kompatibel Segmentregister brachten Vorteile trotz 16-Bit-Architektur 1 MB Speicher Trennung von logischen Modulen im Hauptspeicher Programm- und Übersetzerentwicklung ist aber vergleichsweise schwierig verschiedene Speichermodelle nicht-orthogonaler Befehlssatz 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 15

16 IA-32 die 32-Bit-Intel-Architektur die erste IA-32-CPU war der 8386 wobei der Begriff IA-32 erst sehr viel später eingeführt wurde 32-Bit-Technologie: Register, - und Adressbus ab Pentium Pro: 64 Bit - und 36 Bit Adressbus zusätzliche Register komplexe Schutz- und Multitasking-Unterstützung Protected Mode ursprünglich schon mit dem 8286 (16-Bit) eingeführt Kompatibilität mit älteren Betriebssystemen durch den Real Mode mit älteren Anwendungen durch den Virtual 886 Mode segmentbasiertes Programmiermodell seitenbasierte MMU 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 16

17 8386: Registersatz (Erweiterungen) erweiterte Register heißen aus Kompatibilitätsgründen E EIP ESP Befehls- und Stapelzeiger IP SP EFLAG Flag Register FLAG EAX EBX ECX EDX ESI EDI EBP Vielzweckregister AH BH CH DH SI DI BP AL BL CL DL Stack Data Extra Extra Extra Segmentregister 15 CS SS DS ES FS GS Erweiterung zum Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 17

18 8386: Registersatz (neue Register) CR3 CR2 CR1 CR Testregister TR7 TR6 Speicherverwaltungsregister TR TSS-Sel. TSS-Basisadresse TSS-Limit LDTR LDT-Sel. LDT-Basisadresse LDT-Limit IDTR IDT-Basisadresse IDT-Limit GDTR GDT-Basisadresse GDT-Limit Steuerregister Debugregister DR DR1 DR2 DR3 DR6 DR Erläuterungen folgen 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 18

19 Agenda Historie Basisprogrammiermodell Speicherverwaltung und Adressierung Schutz Tasks Zusammenfassung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 19

20 IA-32: Adressierungsarten Effektive Adressen (EA) werden nach einem einfachen Schema gebildet alle Vielzweckregister können dabei gleichwertig verwendet werden EA = Basis-Reg. + (Index-Reg. * Scale) + Displacement EAX EAX EBX EBX ECX ECX EDX EDX ESP --- EBP EBP ESI ESI EDI EDI Beispiel: MOV EAX, Feld[ESI * 4] EA Bit-Wert 32-Bit-Wert Lesen aus Feld mit 4 Byte großen Elementen und ESI als Index 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 2

21 Das A2-Gate ist ein Relikt aus der Zeit der 8286-Systeme (IBM AT) beim IBM XT (886) konnte es bei der Adressberechnung zu einem Überlauf kommen. Im Maximalfall: xffef nur 2 Bit! xffff + xffff x1ffef Segment * 16 Offset phys. Adresse MS-DOS (und andere Systeme) verwenden diesen Trick. Aus Kompatibilitätsgründen wurde im IBM AT die A2-Leitung über das A2 Gate (Register im Tastaturcontroller) maskiert. A2 muss explizit freigeschaltet werden, um Speicher > 1 MiB zu adressieren Ab dem 486 hat Intel das A2-Gate in die CPU integriert! 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 21

22 IA-32: Protected Mode Segmente ein Programm (in Ausführung) besteht aus mehreren Speichersegmenten mindestens CODE, DATEN und STACK Segmentselektoren beschreiben (indirekt) Adresse und Länge Lineare Adresse ist Segmentstartadresse + EA Segmente dürfen sich im linearen Adressraum überlappen, z.b. dürfen die Segmentstartadressen bei liegen. Dadurch wird ein flacher Adressraum nachgebildet. Lineare Adresse entspricht der physikalischen Adresse, falls die Paging Unit nicht eingeschaltet ist. 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 22

23 IA-32: Protected Mode Segmente Segment Register SS GS FS ES DS CS Selektor Tabelle Flags Limit Startadresse SS GS FS ES DS CS Segmentdeskriptoren effektive Adresse + + Segmentgrenze lineare Adresse Startadresse des Segments Basis-Register Index-Register Scale 1, 2, 4 oder 8 Displacement (im Befehl) Operand selektiertes Segment 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 23 x Limit linearer Adressraum

24 IA-32: Seitenbasierte MMU (1) Ein- und Auslagerung von Speicher (zwecks virtuellem Speicher) ist bei Segmentierung aufwändig. Daher bieten viele andere CPUs lediglich eine seitenbasierte Speicherverwaltung. ab dem 8386 kann eine Paging Unit (PU) optional hinzugeschaltet werden. die wichtigsten Verwaltungsinformationen stehen in den Steuerregistern CRx: 31 Page-Directory-Basisregister 11 reserviert Lineare Adresse des Page-Faults reserviert PG PE CR3 12 CR2 CR1 CR reserviert TS E M Paging: 1=aktiv Protection Enable: 1=aktiv 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 24

25 IA-32: Seitenbasierte MMU (2) lineare Directory Page Offset Adresse CR PD Basis Eintrag Eintrag 2 Eintrag 1 Page Directory Eintrag page page page page Page Tables page page 124 page 248 page Page Page-Frame Page-Frame Page-Frame Page-Frame 4KiB 4KiB 4KiB 4KiB Frames (, ) (, ) (, ) (, ) 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 25 (phys. Adr.)

26 IA-32: TLB Problem: bei aktiver Paging Unit wäre eine IA-32-CPU erheblich langsamer, wenn bei jedem Speicherzugriff das Page Directory und die Page Table gelesen werden müssten Lösung: der Translation Lookaside Buffer (TLB): vollassoziativer Cache Tag: 2-Bit-Wert aus Page Directory und Page Table Index : Page-Frame-Adresse Größe beim 8386: 32 Einträge bei normalen Anwendungen erreicht der TLB eine Trefferrate von etwa 98% Schreiben in das CR3-Register invalidiert den TLB 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 26

27 Agenda Historie Basisprogrammiermodell Speicherverwaltung und Adressierung Schutz Tasks Zusammenfassung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 27

28 Schutz die wichtigste Eigenschaft des IA-32 Protected Mode ist das Schutzkonzept Ziel: fehlerhaften oder nicht vertrauenswürdigen isolieren Schutz vor Systemabstürzen Schutz vor unberechtigten zugriffen keine unberechtigten Operationen, z.b. I/O-Port-Zugriffe Voraussetzungen: und werden hinsichtlich der Vertrauenswürdigkeit kategorisiert bekommen einen Besitzer (siehe "Multitasking") 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 28

29 Schutzringe und Gates Durch einen 2-Bit- Eintrag im Segmentdeskriptor wird jedes Segment einer Privileg-Ebene zugeordnet Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 29

30 Schutzringe und Gates Privileg-Ebene 3 ist die niedrigste und für Anwendungen gedacht. Anwendungen Kundenspezifische BS-Erweiterungen Systemdienste Kern Privileg-Ebene ist die höchste und dem Betriebssystemkern vorbehalten. 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 3

31 Schutzringe und Gates Zugriff auf eines inneren Rings ist verboten eines inneren Rings kann nur durch Gates aufgerufen werden Zugriff auf eines äußeren Rings Zugriffe erlaubt auf Segmente der Aufruf von derselben eines äußeren Rings Ebene sind ist verboten! erlaubt 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 31

32 Segmentdeskriptoren weitere Informationen über die Schutzanforderungen der Segmente enthalten die Deskriptoren jede Verletzung führt zum Auslösen einer Ausnahme ein Segment-Deskriptor Segment Base G P S DPL Segment Base Segment Limit TYPE D/B AVL Segment Base Limit TYPE Data: ED - Expansion Direction W - Writable A - Accessed TYPE : C - Conforming R - Readable A - Accessed P - Present Bit G - Granularity DPL - Descriptor Privilege Level D/B - 16/32 Bit Seg. S - System Segment AVL - Available for OS 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 32

33 Beispiel: Das flache Speichermodell Die meisten PC-Betriebssysteme nutzen Segmentierung nicht. 32-Bit-Offset der logischen Adresse = lineare Adresse trotzdem müssen zwei Segmentdeskriptoren angelegt werden: ; ; Descriptor-Tabellen ; gdt: dw,,, ; NULL Deskriptor dw dw dw dw xffff ; 4Gb - (x1*x1 = 4Gb) x ; base address= x9a ; code read/exec xcf ; granularity=496, ; 386 (+5th nibble of limit) dw xffff ; 4Gb - (x1*x1 = 4Gb) dw x ; base address= dw x92 ; data read/write dw xcf ; granularity=496, 24. Nov 216 ; 386 (+5th nibble of limit) Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 33

34 Agenda Historie Basisprogrammiermodell Speicherverwaltung und Adressierung Schutz Tasks Zusammenfassung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 34

35 Multitasking neben dem Schutz vor unberechtigten vertikalen Zugriffen zwischen Segmenten unterschiedlicher Ebenen unterstützt IA-32 auch ein Task-Konzept ( horizontale Trennung ) die Zuordnung von Segmenten zu Tasks erfolgt über Lokale Deskriptortabellen (LDTs) Segmente aus der LDT von Task A Task A Task B Globale Segmente (Deskriptoren in der GDT) Task C 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 35

36 Lokale Segmentdeskriptortabellen sind nötig, wenn der Segmentselektor (z.b. aus einem Segmentregister) sich auf die LDT bezieht: 15 Index TI RPL TI = : GDT TI = 1: LDT werden mit Hilfe des LDTR gefunden, das bei jedem Taskwechsel ausgetauscht wird: TR LDTR IDTR GDTR Speicherverwaltungsregister TSS-Sel. LDT-Sel. TSS-Basisadresse LDT-Basisadresse IDT-Basisadresse GDT-Basisadresse TSS-Limit LDT-Limit IDT-Limit GDT-Limit 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 36

37 Der Task-Zustand: TSS Segmente das Task-Register TR verweist auf eine struktur, die den kompletten Task-Zustand aufnimmt bei einem Task-Wechsel (siehe nächste Seite) wird der komplette Zustand gesichert und der Zustand des Ziel- Tasks geladen alles in Hardware! I/O Map Base Address EDI ESI EBP ESP EBX EDX ECX EAX EFLAGS EIP CR3 (PDBR) LDT Segment Sel. GS FS DS SS CS ES 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 37 ESP2 ESP1 ESP SS2 SS1 SS Prev. Task Link T

38 Task-Wechsel für einen Task-Wechsel benötigt man entweder... ein Task-Gate in der GDT, einer LDT oder der IDT (Task-Wechsel bei Unterbrechungen!) oder einfach nur einen TSS-Deskriptor in der GDT ausgelöst werden kann ein Wechsel durch eine JMP-Instruktion eine CALL-Instruktion eine Unterbrechung eine IRET-Instruktion Nested Tasks bei Unterbrechungen und CALLs wird das NT-Flag im EFLAGS-Register und der Prev. Task Link im TSS gesetzt. Wenn dies der Fall ist, springt IRET zum vorherigen Task zurück. 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 38

39 Ein-/Ausgaben im Protected Mode nicht jeder beliebige Task darf Ein-/Ausgaben durchführen! Zugriffe auf Geräte im Speicher (memory-mapped I/O) können über Speicherschutz abgefangen werden Zugriffe auf I/O-Ports werden eingeschränkt: die I/O Privilege Level-Bits im EFLAGS-Register erlauben Ein- und Ausgaben auf bestimmten Schutzringen auf den anderen Ebenen regelt die I/O Permission Bitmap für jeden Task und Port der Zugriff: TSS Port 151 Ports mit größeren eine '1' verhindert Nummern dürfen den Portzugriff nicht angesprochen werden den Abschluss bildet immer ein Byte mit xff I/O Map Base Address LDT Segment Sel. GS 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur T Port

40 IA-32: Was gibt es sonst noch? Physical Address Extension (PAE) ab Pentium Pro: 36-Bit-Adressen (physikalisch) erweiterte Page-Table-Einträge weitere Page-Directory-Ebene System Management Mode (SMM) gibt dem BIOS Kontrolle über das System das Betriebssystem merkt davon nichts! Virtualisierung der CPU der Virtual 886 Mode 16-Bit-Anwendungen oder Betriebssysteme laufen als IA-32-Task in einer geschützten Umgebung Intel-VT, AMD-V Hardwareunterstützung für virtuelle Maschinenlösungen wie VMware, VirtualPC oder Xen erlaubt die Ausführung von Ebene--Protected-Mode- in einer VM 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 4

41 Agenda Historie Basisprogrammiermodell Speicherverwaltung und Adressierung Schutz Tasks Zusammenfassung 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 41

42 Zusammenfassung die IA-32-Architektur ist ausgesprochen komplex, u.a. segmentbasierter und seitenbasierter Speicherschutz Hardwareunterstützung für Multitasking Task-Aktivierung bei Unterbrechungen Schutz von I/O-Ports pro Task viele dieser Features werden von heutigen Betriebssystemen nicht genutzt typisch ist der flache Adressraum mit aktiver Paging Unit schwergewichtige Prozesse sind nicht für jede Anwendung nötig bemerkenswert ist auch die konsequente Kompatibilität mit älteren Prozessorversionen Stichwort PIC und A2 Gate! 24. Nov 216 Betriebssystembau: 6-Das Programmiermodell der IA-32 Architektur 42