Halbleiterdaten. Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben. Eigenschaft Symbol Einheit Silizium GaAs

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1 Halbleiterdaten Eigenschaft Symbol Einheit Silizium GaAs Atomradius nm,7 - Atomdichte N cm 3 5, 22 2,2 22 spez. Dichte (2 C) γ g/cm 3 2,3 5,35 Gitterkonstante (2 C) a nm,543,565 Schmelzpunkt C spez. Wärme c J/(gK),7,35 Wärmeleitfähigkeit κ W/(cmK),4,455 Intrinsische Dichte n i cm 3,5,8 6 Eigenleitfähigkeit σ i S/cm 4,4 6 Relative 2(Si) Dielektrizitätskonstante ε r 3,92(SiO 2 ) Bandabstand W g ev,2,43 eff. Masse Elektronen m n,33 m,67 m Löcher m p,56 m,5 m Diffussionskonstante Elektronen D n cm 2 /s Löcher D p cm 2 /s 2,5 2 Austrittspotential Elektronen φ V 3,78 3,57 Beweglichkeit bei schwacher Dotierung Elektronen µ n cm 2 /Vs 5 85 Löcher µ p cm 2 /Vs eff. Zustandsdichte Elektronen N L cm 3 2,8 9,47 9 Löcher N V cm 3, 9,7 9 Eigenschaften von Si und GaAs bei T = 3K, sofern nicht anders angegeben.

2 Physikalische Konstanten Konstante Temperaturspannung Elementarladung Boltzmann-Konstante Symbol, Wert und Einheit U T = k T e = 25,9 mv e =,62 9 As ( T ) 3K k = 8,62 5 ev/k =,38 23 J/K Ruhemasse des Elektrons m = 9, 3 kg =,9 34 VAs 3 /cm 2 Dielektrizitätskonstante des Vakuums ε = 8,85 4 As/Vcm Planck sches Wirkungsquantum h = 6, Ws 2 bzw. h = h/2π =,5 34 Js

3 Aufgabe : Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte) Hinweis: Die Aufgabenpunkte. bis.4 können unabhängig voneinander gelöst werden! Bei Multiple-Choice Aufgaben können mehrere Antworten richtig sein. Falsche Kreuze führen zu Punktabzug!. Entwurfsprozess: Kreuzen Sie die wahren Aussagen an! Synthese bezeichnet den Übergang von einer Verhaltens- zu einer Strukturbeschreibung. Beim Top-Down-Entwurf beginnt der Entwurfsprozess mit einer Systemspezifikation. Auf der Logikebene werden Systemkomponenten über Bussysteme verknüpft. N-Kanal Transistoren bilden die Basiskomponenten in der Registertransferebene..2 ASICs: Kreuzen Sie die wahren Aussagen an! Wegen der geringen Kosten eignen sich Voll-Kundenspezifische ASIC-Entwürfe besonders für geringe Stückzahlen. Durch den Einsatz von Standardzellen können die ASIC-Entwicklungskosten reduziert werden. FPGAs sind (re-)programmierbare Logikbausteine. FPGAs ermöglichen eine besonders effiziente Ausnutzung der Chipfläche..3 CMOS-Technologie: Kreuzen Sie die wahren Aussagen an! Statische CMOS-Logik wir mit Hilfe von Bipolartransistoren aufgebaut. Zur Steigerung der Schaltfrequenzen in digitalen CMOS-Schaltungen wird die Betriebsspannung gesenkt um dadurch die Wärmeentwicklung zu reduzieren. Charakteristisches Merkmal der CMOS-Technologie ist die Platzierung von n- und p-kanal Transistoren auf einem Wafer. Durch den Einsatz von komplementären Schaltungsteilen in der CMOS- Technologie wird die durch Querströme verursachte Verlustleistung reduziert. Integrierte Digitalschaltungen H - Seite 3 von 22

4 .4 MOSFET: Kreuzen Sie die wahren Aussagen an! Im Kompensationspunkt ist der Drainstrom temperaturunabhängig. Im Abschnürpunkt befindet sich der MOSFET im Sperrbereich. Das Eingangskennlinienfeld verschiebt sich beim Spannung U GS auf der x-achse. Ändern der Gate-Source- Die Inversionsschicht ermöglicht einen Ladungsfluss zwischen Source- und Drain-Elektrode. Integrierte Digitalschaltungen H - Seite 4 von 22

5 CMOS-Inverter Es sind folgende Technologie-Parameter bekannt: Versorgungsspannung U DD =,2 V Gateoxid-Dicke t ox = 2 nm Rel. Dielektr.-konstante d. Gateoxids ε r,ox = 4 Schwellenspannungen U th,n = U th,p =,4 V Beweglichkeit der Elektronen u. Löcher µ n = 4 cm 2 /Vs, µ p = 5 cm 2 /Vs.5 Zeichnen Sie das Schaltbild eines CMOS-Inverters und beschriften Sie die Anschlüsse (S, G, D, B, U DD, GND, U E und U A )..6 Bestimmen Sie das Verhältnis der Weiten (W p und W n ) des p- und n-kanal Transistors für einen CMOS-Inverter mit symmetrischem Schaltverhalten. Die minimale Strukturgröße beträgt nm. (L n = L p = nm).7 Mit Hilfe des minimal dimensionierten Inverters aus Aufgabe.6 wird ein Buffer gemäß Abb.. aufgebaut. Berechnen Sie die Kapazität C am Ausgang des ersten Inverters. Berücksichtigen Sie den Miller-Effekt. Hinweis: Die Kapazität C kann mit Hilfe der Kapazitäten C ox,n und C ox,p bestimmt werden. Integrierte Digitalschaltungen H - Seite 5 von 22

6 C C aus C L = 6,4 ff Abb..: Buffer.8 Wie groß ist die Verzögerungszeit t p beim Treiben der Lastkapazität C L? Berücksichtigen Sie ebenfalls die Ausgangskapazität C aus des zweiten Inverters im Buffer. Hinweis: Benutzen Sie das einfache RC-Modell..9 Im Folgenden wird der zweite Inverter im Buffer mit dem Ziel einer minimalen Verzögerungszeit dimensioniert. Die Skalierung mit dem Faktor α wird unter Einhaltung des symmetrischen Schaltverhaltens durchgeführt. a) Geben Sie die Formel für die Kapazität C als Funktion von α und der Kapazität C ox,n des ersten Inverters an! b) Geben Sie die Formel für die gesamte Ausgangskapazität C aus,ges als Funktion von α, der Kapazität C ox,n des ersten Inverters und der Lastkapazität C L an! Integrierte Digitalschaltungen H - Seite 6 von 22

7 c) Geben Sie die Formel für die Verzögerungszeit t p als Funktion von α, C ox,n, C L und dem Widerstand R = R n = R p des ersten Inverters an und bestimmen Sie den Skalierungsfaktor α mit dem die Verzögerungszeit minimal wird! Hinweis: Extremwertproblem! d) Berechnen Sie den relativen Flächenaufwand und die relative Verzögerungszeit im Vergleich zu dem minimal dimensionierten Buffer! Integrierte Digitalschaltungen H - Seite 7 von 22

8 Aufgabe 2 Aufgabe 2: CMOS-Logik (25 Punkte) In den folgenden Aufgabenpunkten werden der Aufbau und die Funktionsweise von Logikgattern mit 3 Einga ngen untersucht. Die einzelnen Aufgabenpunkte ko nnen teilweise unabha ngig voneinander bearbeitet werden. Leckstro me ko nnen vernachla ssigt werden! 2. In Abb. 2. ist das Schaltbild eines Logikgatters mit 3 differentiellen Einga ngen auf Transistorebene dargestellt. A T5 T K T T4 A Q T7 3 K2 B C Q T6 C B T8 T2 A B C Q Q Abb. 2.: Schaltbild eines Logikgatters mit 3 Einga ngen a) Wie wird die eingesetzte Schaltungstechnik genannt? Was fu r Transistortypen werden verwendet? T6 Q b) Die Eingangssignale betragen (A B Pegel in T3C) = ( ). Tragen Sie die logischen K 2 ein! die linke Ha lfte der gestrichelten Ka sten in Abb. 2. Q c) Die Eingangssignale betragen K (AB C) = ( ). Tragen Sie die logischen Pegel in T4 T 7 die Mitte der gestrichelten Ka sten in Abb. 2. ein! Q2 T2 3 d) Die Eingangssignale betragen (A B C) = ( ).KTragen Sie die logischen Pegel in Q3 die rechte Ha lfte der gestrichelten Ka sten in Abb. 2. ein! T VDD 5 e) Geben Sie die Funktionsgleichungen Q und Q an! Q4 Gehen Sie im Folgenden davon aus, dass alle Ausga nge mit einer Lastkapazit a t CQx,L Q5 belastet sind und die Betriebsspannung 3,3 Volt betra gt. Verwenden Sie zur Beschreibung der Transistoren das RC-Modell und nehmen Sie Uth = V an!q6 f) Zeichnen Sie das Baumdiagramm des Zustandswechsels von (A Q B C) 7 = ( ) auf (A B C) = ( ) fu r den Ausgang Qi, der auf den High-Pegel umgeladen wird! g) Geben Sie die Umladezeit allgemein als Funktion der effektiv wirksamen KapaA Ader A A a ndea2r an! A2 Transistorwiderst zita ten (CKi, CQi ) und ni Integrierte Digitalschaltungen H - Seite 8 von 22

9 Aufgabe Im Folgenden soll die in Abb. 2.2 dargestellte Schaltung aus mehreren NAND-Gattern na her betrachtet werden. Dabei soll der linke Teil mit dem RC-Glied zuna chst unberu cksichtigt bleiben. A & A & & RD & X CD & & & Q B & C Abb. 2.2: Schaltung aus mehreren NAND-Gattern a) Welche grundlegende Logikfunktion wird jeweils mit den vier NAND-Gattern in den gestrichelten Ka sten realisiert? T6 b) Welche Logikfunktion wird mit der Gesamtschaltung Q(A B C) realisiert? Q T3 K c) Zeichen Sie die Realisierung eines NAND-Gatters2 auf Transistorebene in CMOSQ Schaltungstechnik! K T4 T7 Schaltung beno tigt? d) Wie viele Transistoren werden fu r die in Abb. 2.2 dargestellte Q2 T2 K e) In welcher Schaltungstechnik ist eine Realisierung3 der Gesamtschaltung mit weniq3 gegenu ber ger Transistoren mo glich? Nennen Sie einen Vorteil dieser Technologie T VDD 5 der Realisierung in CMOS-Schaltungstechnik. Q4 Q5 Q6 Q7 A A A A A2 A2 Integrierte Digitalschaltungen H - Seite 9 von 22

10 Aufgabe 2 Nun wird der Eingang B u ber ein RC-Glied mit der Zeitkonstanten τ mit dem Eingang A verbunden, wie im linken Teil der Abb. 2.2 dargestellt. Hierdurch wird das Signal am Eingang B im Vergleich zum Eingang A um die Zeit tdelay = ns verzo gert. Der Eingang A wird mit einem MHz Rechtecksignal gespeist. C A B Q t/ns Abb. 2.3: Signalverla ufe bei Stimulierung mit einem MHz Rechtecksignal f) Tragen Sie, unter Beru cksichtigung der Verzo gerungszeit T6 des Eingangs B, die fehlenden Signalverla ufe in Abb. 2.3 ein. Q T 3 K2 g) Welche Frequenz hat das Ausgangssignal wenn am Eingang C Q ein Low-Pegel ank T liegt? Welche Funktion erfu llt die Schaltung4mit dem RC-Glied? T7 T2 Q2 K3 Q3 T5 VDD Q4 Q5 Q6 Q7 A A A A A2 A2 Integrierte Digitalschaltungen H - Seite von 22

11 3 Aufgabe 3: Schaltwerke und Speicher (25 Punkte) 3. In diesem Aufgabenpunk wird das Flip-Flop (FF) als Grundbaustein von Schaltwerken näher betrachtet. a) Nennen Sie zwei Anwendungen von FFs in digitalen Schaltungen! b) Beschreiben Sie den Unterschied zwischen einem Latch und einem FF! c) Zeichnen Sie in Abb. 3.ein Master-Slave-FF in Clocked CMOS-Technik auf Transistorebene, welches auf die fallende Taktflanke triggert. VDD D Q C L C L GND GND Abb. 3.: Clocked CMOS Flip-Flop d) Im Vergleich zur Clocked CMOS-Technik kann bei statischen FFs ein Problem auftreten. Wie wird dieses Problem genannt? Beschreiben sie kurz die Ursache dafür! VDD Die Schaltung in Abb.3.2 besteht aus zwei identischen FFs. Diese haben die folgenden elektrischen Eigenschaften: t su =,2 ns ; t h =,2 ns; t c q =,3 ns. e) Vervollständigen Sie den Signalverlauf des Knotens Q i in Abb.3.3! f) Wie groß ist das Verhältnis der Frequenzen zwischen Eingang und Ausgang der Schaltung (f out /f in )? g) Wie hoch ist die maximale Frequenz f in,max mit der die Schaltung getaktet werden darf? D Q C L Integrierte Digitalschaltungen H - Seite von 22 C L GND GND

12 3 Clk in Q i D Q D Q Clk out FF FF Abb. 3.2: Taktgesteuerte Schaltung ns 2ns 3ns 4ns Clk in Q i Abb. 3.3: Zeit Diagram des Signalverlauf h) Wie hoch ist die Verlustleistung der Schaltung bei einer Taktfrequenz von 5 MHz, wenn jedes FF eine statische Verlustleistung von,2 nw und eine dynamische von,9 nw/mhz aufweist? ns 2ns 3ns 4ns 3.2 Im Folgenden werden verschiedene Arten von Speichern betrachtet. a) Zeichnen Sie in Abb. 3.4 eine DRAM-Zelle auf Transistorebene und bezeichnen Sie alle Clkzum Betrieb benötigten Anschlüsse! in b) Nennen Sie die beiden Hauptnachteile von dynamischem im Vergleich zu statischem Speicher! Erklären Sie kurz deren Ursache! Q i Integrierte Digitalschaltungen H - Seite 2 von 22

13 3 U S C S Abb. 3.4: DRAM Zelle Gegeben ist das Speicherfeld in Abb Bei einem Speicherzugriff wird jeweils genau Byte gelesen bzw. geschrieben. Bei einer Versorgungsspannung von U DD = 3 V beträgt die Zugriffszeit 2 ns. Die Bitleitung hat eine Kapazität von C ltg = 2 C S = 5 ff. Wortleitung Refresh counter Adresse 8 Dekoder C S U S Bitleitung Abb. 3.5: DRAM Speicherfeld y y y 2 y 7 c) Welchen Wert hat die Spannung an der Speicherkapazität C S, in die eine logische geschrieben wurde, nach einer Zeit von t d = ms, wenn der Leckstrom I leck = 8 pa beträgt? Wie viel Energie geht während dieser Zeit in die Speicherzelle verloren? d) In einer Speicherzelle ist eine logische gespeichert. Leckströme sollen jetzt vernachlässigt werden. Wie groß ist die Spannung über C S nach einem Lesevorgang, wenn die Bitleitung auf,4 U DD vorgeladen wurde? Bei einem Refresh -Vorgang der Speicherzellen wird der Refresh counter in Abb. 3.5 jeweils um erhöht. e) Wie viele Bits (also Flip Flops) werden für den Refresh counter benötigt und wie groß ist die Kapazität des Speicherfeldes? f) Welchen Wert hat die Frequenz mit welcher der Refresh counter maximal inkrementiert werden darf? Integrierte Digitalschaltungen H - Seite 3 von 22

14 3 g) Wie lange dauert dann der gesamte Refresh -Zyklus t R des Speicherfeldes? h) Damit die gespeicherten Informationen der Zellen nicht verloren gehen, müssen diese spätestens alle 2 ms aufgefrischt werden. Mit welcher Frequenz darf der Refresh counter minimal inkrementiert werden, damit der Speicherinhalt erhalten bleibt? Integrierte Digitalschaltungen H - Seite 4 von 22

15 4 Aufgabe 4: VHDL und Hochintegration (25 Punkte) 4. a) Die Wahrheitstabelle in Abb. 4. beschreibt das Verhalten des Halbaddierers. Geben Sie die Formeln für den Summenausgang (S) und den Carryausgang (Co) als Funktionen von den Eingängen A und B an. S = Co = B A S Co Abb. 4.: Wahrheitstabelle für den Halbaddierer. b) Vervollständigen Sie den VHDL-Code für die entity Halbaddierer indem Sie die Ports der Komponente definieren. Entity Halbaddierer is port( -- Vervollständigen Sie die Entity hier! ); end Halbaddierer; Integrierte Digitalschaltungen H - Seite 5 von 22

16 4 c) Vervollständigen Sie folgenden VHDL-Code indem Sie die Funktionalität des Halbaddierers als Datenflußbeschreibung einfügen. architecture dataflow of Halbaddierer is begin -- Fügen Sie die Datenflussbeschreibung hier ein! end dataflow; d) Erweitern Sie jetzt den Entwurf zum Volladdierers. Vervollständigen Sie die Wahrheitstabelle in Abb. 4.2 um das Verhalten des Volladdierers zu beschreiben. B A Ci S Co Abb. 4.2: Wahrheitstabelle für den Volladdierer. e) Geben Sie die vereinfachte Formeln für den Summenausgang (S) und den Carryausgang (Co) an. S = Co = Integrierte Digitalschaltungen H - Seite 6 von 22

17 4 f) Vervollständigen Sie die architecture im folgenden VHDL-Code indem Sie die Funktionalität des Volladdierers in Form einer Datenflussbeschreibung einfügen. architecture dataflow of Volladdierer is begin -- Fügen Sie die Datenflussbeschreibung hier ein! end dataflow; g) Vervollständigen Sie das Blockdiagramm von einem 3-Bit Carry-Ripple-Addierer unter Verwendung eines Halbaddierers und zweier Volladdierer (s. Abb. 4.3). Beschriften Sie die Ports und Komponentennamen sowie die Verbindungen. Abb. 4.3: 3-bit-Carry-Ripple-Addierer. Integrierte Digitalschaltungen H - Seite 7 von 22

18 4 h) Vervollständigen Sie die architecture (Strukturbeschreibung) des 3-Bit Carry- Ripple-Addierer. Achten Sie auf die Verwendung der korrekten Signal- und Portbezeichnungen. ENTITY CRA IS PORT( A, B : IN std_logic_vector(2 DOWNTO ); S : OUT std_logic_vector(2 DOWNTO ); Co : OUT std_logic ); END CRA; ARCHITECTURE structural OF CRA IS COMPONENT Halbaddierer PORT ( ); END COMPONENT; COMPONENT Volladdierer PORT( A, B, Ci : in std_logic; S, Co : out std_logic ); END COMPONENT; SIGNAL int, int2 : std_logic; -- internal signal BEGIN HA: Halbaddierer Integrierte Digitalschaltungen H - Seite 8 von 22

19 4 PORT MAP( ); FA: Volladdierer PORT MAP( ); FA2: Volladdierer PORT MAP( ); END structural; Integrierte Digitalschaltungen H - Seite 9 von 22

20 4 4.2 Der Ausgang des Carry-Ripple-Addierers soll in einer 7-segment Anzeige als einstellige Hexadezimalzahl dargestellt werden. Dafür wird ein Kodierer für 4-Bit zu 7- Segment Anzeige benötigt. a) Vervollständigen Sie in Abb. 4.4 den VHDL-Code der entity Coder indem Sie die Ports der Komponente definieren. Abb. 4.4: 7-segment Anzeige Coder. Entity Coder is port( -- Vervollständigen Sie die Entity hier! ); end Coder; b) Vervollständigen Sie die Wahrheitstabelle des Coders in Abb. 4.5! Integrierte Digitalschaltungen H - Seite 2 von 22

21 4 SEG(6) to SEG()) D(3) D(2) D() D() Abb. 4.5: Wahrheitstabelle für den 7-segment Anzeige Coder. c) Vervollständigen Sie die Karnaugh-Graphen in Abb 4.6 zur Ansteuerung des Segment SEG(4)! Abb. 4.6: Karnaugh-Graphen für das Segment SEG(4). d) Zeichnen Sie die Logikschaltung zur Steuerung des Segments SEG(4) unter Verwendung der folgenden Gatter (AND, OR, INV)! Integrierte Digitalschaltungen H - Seite 2 von 22

22 4 e) Vervollständigen sie die architecture im folgenden VHDL-Code indem Sie die Funktionalität der Komponente Coder als Verhaltensbeschreibung einfügen! architecture behavioral of Coder is begin -- Fügen Sie die Verhaltensbeschreibung hier ein! end Coder; Integrierte Digitalschaltungen H - Seite 22 von 22

23 Aufgabe : Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte) Hinweis: Die Aufgabenpunkte. bis.4 können unabhängig voneinander gelöst werden! Bei Multiple-Choice Aufgaben können mehrere Antworten richtig sein. Falsche Kreuze führen zu Punktabzug!. Entwurfsprozess: Kreuzen Sie die wahren Aussagen an! Synthese bezeichnet den Übergang von einer Verhaltens- zu einer Strukturbeschreibung. Beim Top-Down-Entwurf beginnt der Entwurfsprozess mit einer Systemspezifikation. Auf der Logikebene werden Systemkomponenten über Bussysteme verknüpft. N-Kanal Transistoren bilden die Basiskomponenten in der Registertransferebene..2 ASICs: Kreuzen Sie die wahren Aussagen an! Wegen der geringen Kosten eignen sich Voll-Kundenspezifische ASIC-Entwürfe besonders für geringe Stückzahlen. Durch den Einsatz von Standardzellen können die ASIC-Entwicklungskosten reduziert werden. FPGAs sind (re-)programmierbare Logikbausteine. FPGAs ermöglichen eine besonders effiziente Ausnutzung der Chipfläche..3 CMOS-Technologie: Kreuzen Sie die wahren Aussagen an! Statische CMOS-Logik wir mit Hilfe von Bipolartransistoren aufgebaut. Zur Steigerung der Schaltfrequenzen in digitalen CMOS-Schaltungen wird die Betriebsspannung gesenkt um dadurch die Wärmeentwicklung zu reduzieren. Charakteristisches Merkmal der CMOS-Technologie ist die Platzierung von n- und p-kanal Transistoren auf einem Wafer. Durch den Einsatz von komplementären Schaltungsteilen in der CMOS- Technologie wird die durch Querströme verursachte Verlustleistung reduziert. Integrierte Digitalschaltungen H - Seite von 8

24 .4 MOSFET: Kreuzen Sie die wahren Aussagen an! Im Kompensationspunkt ist der Drainstrom temperaturunabhängig. Im Abschnürpunkt befindet sich der MOSFET im Sperrbereich. Das Eingangskennlinienfeld verschiebt sich beim Ändern der Gate-Source- Spannung U GS auf der x-achse. Die Inversionsschicht ermöglicht einen Ladungsfluss zwischen Source- und Drain-Elektrode. Integrierte Digitalschaltungen H - Seite 2 von 8

25 CMOS-Inverter Es sind folgende Technologie-Parameter bekannt: Versorgungsspannung U DD =,2 V Gateoxid-Dicke t ox = 2 nm Rel. Dielektr.-konstante d. Gateoxids ε r,ox = 4 Schwellenspannungen U th,n = U th,p =,4 V Beweglichkeit der Elektronen u. Löcher µ n = 4 cm 2 /Vs, µ p = 5 cm 2 /Vs.5 Zeichnen Sie das Schaltbild eines CMOS-Inverters und beschriften Sie die Anschlüsse (S, G, D, B, U DD, GND, U E und U A ). U DD G S B D U E U A G D B S GND.6 Bestimmen Sie das Verhältnis der Weiten (W p und W n ) des p- und n-kanal Transistors für einen CMOS-Inverter mit symmetrischem Schaltverhalten. Die minimale Strukturgröße beträgt nm. (L n = L p = nm) Im Umschaltpunkt befinden sich beide Transitoren im Abschnürbereich und es gilt: U E = U DD + U th,p + k n k p U th,n + k n k p Für symmterisches Schaltverhalten muss gelten: U E = U DD 2 k n = k p W p W n = µ n µ p = 2,8.7 Mit Hilfe des Inverters aus Aufgabe.6 wird ein Buffer aufgebaut. Berechnen Sie die Kapazität C am Ausgang des ersten Inverters. Berücksichtigen Sie den Miller-Effekt. Integrierte Digitalschaltungen H - Seite 3 von 8

26 Hinweis: Die Kapazität C kann mit Hilfe der Kapazitäten C ox,n und C ox,p bestimmt werden. C ox,n = ε ε r,ox W n L n = 8,85 4 As 4, µm, µm Vcm t ox 2 nm C ox,p = ε ε r,ox W p L p t ox = 8,85 4 As Vcm C = 5 2 (C ox,n + C ox,p ) =,685 ff 4,28 µm, µm 2 nm =,77 ff =,4956 ff.8 Wie groß ist die Verzögerungszeit t p beim Treiben der Lastkapazität C L? Berücksichtigen Sie ebenfalls die Ausgangskapazität C aus des zweiten Inverters im Buffer. Hinweis: Benutzen Sie das einfache RC-Modell. k n = k p R n = R p = R τ n = τ p t p =,693 R C k n = µ nε ε r,ox t ox Wn L n = 4 cm2 Vs As 8, Vcm, µm 2 nm, µm R = k n (U DD U th ) = 2,478 ma (,2 V,4 V) = 54,44 Ω V 2 t p =,693 R C +,693 R (C ox,n + C ox,p + C L ) = 2,478 ma V 2 =,693 54,44 Ω (,685 ff +,77 ff +,4956 ff + 6,4 ff) = 6,47 ps.9 Im Folgenden wird der zweite Inverter im Buffer mit dem Ziel einer minimalen Verzögerungszeit dimensioniert. Die Skalierung mit dem Faktor α wird unter Einhaltung des symmetrischen Schaltverhaltens durchgeführt. a) Geben Sie die Formel für die Kapazität C als Funktion von α und der Kapazität C ox,n des ersten Inverters an! C ox,p = 2,8 C ox,n C = C ox,n + C ox,p + 3 ( 2 α (C ox,n + C ox,p ) = 3,8 C ox,n + 3 ) 2 α b) Geben Sie die Formel für die gesamte Ausgangskapazität C aus,ges als Funktion von α und der Kapazität C ox,n des ersten Inverters und der Lastkapazität C L an! C aus = α (C ox,n + C ox,p ) + C L = 3,8 α C ox,n + C L Integrierte Digitalschaltungen H - Seite 4 von 8

27 c) Geben Sie die Formel für die Verzögerungszeit t p als Funktion von α, C ox,n, C L und dem Widerstand R = R n = R p des ersten Inverters an und bestimmen Sie den Skalierungsfaktor α mit dem die Verzögerungszeit minimal wird! Hinweis: Extremwertproblem! ( t p =,693 R 3,8 C ox,n + 3 ) 2 α +,693 R α (3,8 α C ox,n + C L ) t p α =,693 R 3,8 C ox,n 3 2,693 R α C! 2 L = C α = L = 4 3,8 C ox,n 3 2 d) Berechnen Sie den relativen Flächenaufwand und die relative Verzögerungszeit im Vergleich zu dem minimal dimensionierten Buffer! A = 2 (W n L n + W p L p ) = 2 3,8 W n L n A 2 = ( + 4) 3,8 W n L n A 2 A A = 3 2 = 5 % t p = 6,47 ps (Aufgabe.8) t p2 = 3,3 ps (α = 4 in t p Formel aus Aufgabe.9c einsetzen) t p t p2 t p =,49 = 49 % Integrierte Digitalschaltungen H - Seite 5 von 8

28 Aufgabe 2 Aufgabe 2: CMOS-Logik (25 Punkte) 2. Teil Passtransistorlogik XOR a) Passtransistorlogik (CPL = Complementary Pass Transistor Logic). Es werden nkanal MOSFETs verwendet. b) Siehe Abbildung: T A T5 K T4 T8 K2 T2 A Q T7 T3 Q T6 B B C C A B C Q Q Abb. 2.: Lo sung b), c), d) T6 T3 c) siehe Abb. 2. K2 d) siehe Abb. 2. K e) T4 Q T7 C + ABC Q = T2A B C + A B C + A BK Q = A B C + A B C + A B C3+ A B C T5 VDD Q Q2 Q3 f) Siehe Abbildung 2.2 Q4 g) tlh = 2,2 [CK Rn + CQ (Rn + Rn5 )] Q5 2.2 Teil 2 CMOS XOR mit Anwendung als Frequenzverdoppler Q6 a) Die NAND-Gatter stellen in der gegebenen Verschaltung eine XOR-Funktion dar. Q7 Integrierte Digitalschaltungen H - Seite 6 von 8 A A A A A2 A2

29 Aufgabe 2 Rn Rn5 Ck Cq Abb. 2.2: Baumdiagramm fu r Zustandswechsel von (A B C)= ( ) auf ( ) b) Die Gesamtschaltung stellt ein XOR-Gatter mit drei Einga ngen dar (vgl. Aufgabe 2.). c) Siehe Abbildung 2.3 T6 T3 K K2 T4 T2 Q T7 K3 Q2 Q3 T5 VDD Q Q4 Q5 Q6 Abb. 2.3: NAND Gatter in CMOS-Realisierung Q7 A A A A A2 A2 d) Es werden fu r ein NAND-Gatter in CMOS-Schaltungstechnik vier Transistoren beno tigt. Fu r die Gesamtschaltung werden 8x4=32 Transistoren beno tigt. e) In Passtransistorlogik ist eine Realisierung der Gesamtschaltung mit nur 8 Transistoren mo glich (siehe Aufgabe 2.). Ein großer Vorteil ist also der geringe Fla chenbedarf bei der Realisierung von XOR-Gattern. T6 Integrierte Digitalschaltungen H - Seite 7 von 8 T3 K2 Q Q

30 Aufgabe 2 f) Siehe Abbildung 2.4 C A B Q t/ns Abb. 2.4: Signalverla ufe (Lo sung) g) Pulsgenerator mit einstellbarer Pulsla nge durch Wahl der Zeitkonstanten des RCGliedes. Es wird eine Verdopplung der Frequenz des Eingangssignals erreicht, daher wird diese Schaltung ha ufig zur Frequenzverdopplung bis zu einigen MHz eingesetzt. T6 T3 K K2 T4 T2 Q T7 K3 Q2 Q3 T5 VDD Q Q4 Q5 Q6 Q7 A A A A A2 A2 Integrierte Digitalschaltungen H - Seite 8 von 8

31 D Aufgabe 3 Q C L C L Aufgabe 3: Schaltwerke und Speicher (25 Punkte) GND GND 3. a) Pipelining: höher Durchsatz, Speicherelement. b) Latches sind zustandsgesteuert, aber FFs sind flankengesteuert nach die Takt signal c) Siehe Abb. 3. VDD D Q C L C L GND GND Abb. 3.: Clocked CMOS Flip-Flop d) Transparenz: direkte Verbindung zwischen D & Q bei einer Überlappung von φ und φ. e) Siehe Abb. 3.2 f) f out = f in 4 g) f in (max) = t su+t c q = 2 GHz h) P = 2x,2 nw +,9 nwx5 +,9 nwx25 = 42,54 nw 3.2 a) Siehe Abb. 3.3 b) Langsames Lesen und Schreiben auf grund die Vorladungszeit durch den Leseverstärker. Refresh ist nötig, um die Speicherinhalt zu bewahren. Integrierte Digitalschaltungen H - Seite 9 von 8

32 i Aufgabe 3 ns 2ns 3ns 4ns Clk in C S U S Q i Abb. 3.2: Zeit Diagram des Signalverlauf Wortleitung C S U S Bitleitung Abb. 3.3: DRAM Zelle c) I = Q/ t Q = t I Q = C S U; U = Q/C S = dt I C S =,32 V U2 = U U = 2,68 V P leakage = I avg xu avg = 8 pa ( ) 2, = 22,7 pw = P x t =,227 pj = 227 fj E leakage d) (C ltg + C S ) V = C ltg,4 VDD + C S VDD 3C S V =,8 C S VDD V =,6 VDD =,8 V e) Die Zähler bits = # Adresse bits = 8 Wortlinie = 2 8 = 256 Speichergröße = 256 x byte = 256 byte = 2 Kbit f) T min = 2 ns f max = /T min = 5 MHz Integrierte Digitalschaltungen H - Seite von 8

33 3 g) t R = 256 x 2 ns = 5,2 µs h) T refresh = 2 ms = 7,8 µsec 256 = 28,2 khz f refresh Integrierte Digitalschaltungen H - Seite von 8

34 4 Aufgabe 4: VHDL und Hochintegration (25 Punkte) 4. a) Die Wahrheitstabelle in Abb. 4. beschreibt das Verhalten des Halbaddierers. Geben Sie die Formeln für den Summenausgang (S) und den Carryausgang (Co) als Funktionen von den Eingängen A und B an. B A S Co Abb. 4.: Wahrheitstabelle für den Halbaddierer. S = A B Co = A B b) Vervollständigen Sie den VHDL-Code für die entity Halbaddierer indem Sie die Ports der Komponente definieren. Entity Halbaddierer is port( A, B : in std_logic; S, Co : out std_logic ); end Halbaddierer; c) Vervollständigen Sie folgenden VHDL-Code indem Sie die Funktionalität des Halbaddierers als Datenflußbeschreibung einfügen. architecture dataflow of Halbaddierer is begin S <= A xor B; Co <= A and B; end dataflow; d) Erweitern Sie jetzt den Entwurf zum Volladdierers. Vervollständigen Sie die Wahrheitstabelle in Abb. 4.2 um das Verhalten des Volladdierers zu beschreiben. Integrierte Digitalschaltungen H - Seite 2 von 8

35 4 B A Ci S Co Abb. 4.2: Wahrheitstabelle für den Volladdierer. e) Geben Sie die Formeln für den Summenausgang (S) und den Carryausgang (Co) an. S = (A B) Ci Co = A B + (A B) Ci f) Vervollständigen Sie die architecture im folgenden VHDL-Code indem Sie die Funktionalität des Volladdierers in Form einer Datenflussbeschreibung einfügen. entity Volladdierer is port( A, B, Ci : in std_logic; S, Co : out std_logic ); end entity Volladdierer; architecture dataflow of Volladdierer is begin S <= (A xor B) xor Ci; Co <= (A and B) or Ci and (A xor B); end dataflow; g) Vervollständigen Sie das Blockdiagramm von einem 3-Bit Carry-Ripple-Addierer unter Verwendung eines Halbaddierers und zweier Volladdierer (s. Abb. 4.3). Beschriften Sie die Ports und Komponentennamen sowie die Verbindungen. h) Vervollständigen Sie die architecture (Strukturbeschreibung) des 3-Bit Carry- Ripple-Addierer. Achten Sie auf die Verwendung der korrekten Signal- und Portbezeichnungen. ENTITY CRA IS Integrierte Digitalschaltungen H - Seite 3 von 8

36 4 Abb. 4.3: 3-bit-Carry-Ripple-Addierer. PORT( A, B : IN std_logic_vector(2 DOWNTO ); S : OUT std_logic_vector(2 DOWNTO ); Co : OUT std_logic ); END CRA; ARCHITECTURE structural OF CRA IS COMPONENT Halbaddierer PORT( A, B : in std_logic; S, Co : out std_logic ); END COMPONENT; COMPONENT Volladdierer PORT( A, B, Ci : in std_logic; S, Co : out std_logic ); END COMPONENT; SIGNAL int, int2 : std_logic; -- internal signal BEGIN HA: Halbaddierer PORT MAP( A => A(), Integrierte Digitalschaltungen H - Seite 4 von 8

37 4 B => B(), S => S(), Co => int ); FA: Volladdierer PORT MAP( A => A(), B => B(), Ci => int, S => S(), Co => int2 ); FA2: Volladdierer PORT MAP( A => A(2), B => B(2), Ci => int2, S => S(2), Co => Co ); END structural; 4.2 Der Ausgang des Carry-Ripple-Addierers soll in einer 7-segment Anzeige als einstellige Hexadezimalzahl dargestellt werden. Dafür wird ein Kodierer für 4-Bit zu 7- Segment Anzeige benötigt. a) Vervollständigen Sie in Abb. 4.4 den VHDL-Code der entity Coder indem Sie die Ports der Komponente definieren. Entity Coder is port( D : in std_logic_vector(3 downto ); SEG : out std_logic_vector(6 downto ) ); end Coder; b) Vervollständigen Sie die Wahrheitstabelle des Coders in Abb. 4.5! Integrierte Digitalschaltungen H - Seite 5 von 8

38 4 Abb. 4.4: 7-segment Anzeige Coder. SEG(6) to SEG()) D(3) D(2) D() D() Abb. 4.5: Wahrheitstabelle für den 7-segment Anzeige Coder. c) Vervollständigen Sie die Karnaugh-Graphen in Abb 4.6 zur Ansteuerung des Segment SEG(4)! SEG(4) = D() D() + D() D(2) + D() D(3) + D(2) D(3) SEG(4) = D() (D() + D(2)) + (D() + D(2)) D(3) Integrierte Digitalschaltungen H - Seite 6 von 8

39 4 Abb. 4.6: Karnaugh-Graphen für das Segment SEG(4). d) Zeichnen Sie die Logikschaltung zur Steuerung des Segments SEG(4) unter Verwendung der folgenden Gatter (AND, OR, INV)! (s. Abb. 4.7) Abb. 4.7: Logikschaltung für das Segment SEG(4). e) Vervollständigen sie die architecture im folgenden VHDL-Code indem Sie die Funktionalität der Komponente Coder als Verhaltensbeschreibung einfügen! architecture behavioral of Coder is begin Integrierte Digitalschaltungen H - Seite 7 von 8

40 4 process(d) begin case D is when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when "" => SEG <= ""; when others => SEG <= ""; end case; end process; end behavioral; Integrierte Digitalschaltungen H - Seite 8 von 8