H Hypothetischer Prozessor

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1 1 Einordnung H Hypothetischer Prozessor Ebene 6 Ebene 5 Ebene 4 Ebene 3 Ebene 2 Ebene 1 Ebene 0 Problemorientierte Sprache Assemblersprache Betriebssystem ISA (Instruction Set Architecture) Mikroarchitektur igitale Logik Physik H.1 H.2 2 Prozessor 3 Hypothetischer Prozessor CPU (Central Processing Unit) Warum hypothetischer Prozessor? Mikroprozessor CPU auf einem Chip Von Neumann-Maschine Leitwerk E/A-Werk Rechenwerk Speicherwerk Prozessor Programme und aten sind in einem Speicher abgelegt Programmspeicher wird als Befehl interpretiert, der abgearbeitet wird (fetch decode cycle) Unser hypothetischer Prozessor einfacher, übersichtlicher Aufbau einheitlicher Speicherzugriff kompakter Befehlssatz (etwa 40 Befehle) Realer Prozessor detaillierter Prozessoraufbau meist gar nicht dokumentiert viele verschiedene Speicherzugriffspfade (Adressierungsarten, Caches, ) große Befehlssätze (zwischen 250 und 1000 Befehlen) komplexe Architekturkonzepte (Pipelining, interne Parallelbearbeitung, Register Score Boarding, Out-of-order-Ausführung, Branch-Prediction, ) H.3 H.4

2 3.1 Aufbau des hypothetischen Prozessors 4 RAM Blockschaltbild Program Counter Address Register Incrementer Op-Code Address Buffer Register ata Register 0 Control Unit Clock Arithmetic Logic Unit Control Signals ALU nach Clements Condition Code Register H.5 Beispiel: SRAM (Static Random Acces ) Aufbau eines SRAM mit 2 b Zellen Schreibfreigabe (WE) Adressleitungen bemux d n-1 d 1 d 0 ateneingänge d n-1 d 1 d 0 MUX C atenausgänge H.6 5 Registertransfer-Sprache 5 Registertransfer-Sprache (2) RTL (Register Transfer Language) Arbeitsweise eines Prozessors lässt sich gut durch den Transfer von aten zwischen Registern beschreiben Notation 0 Register 0 [ 0 Inhalt des Registers 0 [ M( 3) Inhalt der Speicherzelle 3 im Speicher [ X [ Y atentransfer von Register Y nach Register X Beispiele [ 0 [ M( 3) Inhalt der Speicherzelle 3 wird ins Register 0 geladen [ M( 5) [ 0 Registerinhalt von 0 wird in Speicherzelle 5 geschrieben [ [ + 1 Registerinhalt von wird um 1 erhöht [ 0 [ M( [ AR ) Speicherinhalt an der durch Register AR bezeichneten Adresse wird nach 0 geladen RTL ist eine Notation keine Programmiersprache H.7 H.8

3 6 Aufbau des hypothetischen Prozessors Befehlsabarbeitung Beispiel: MOVE 14, 0 Befehl soll Speicherzelle 14 auslesen und deren Inhalt in das Register 0 laden In RTL dargestellt als: [ 0 [ M( 14) Betrachtung Befehlsladesequenz des Prozessors und der beteiligten Register (Fetch) Ausführungssequenz und der beteiligten Register (ecode, Execute) 6.1 Adresspfad Programmzähler () Adresse der Speicherzelle mit dem nächsten Befehl wird bei Reset/ Einschalten initialisiert Befehlsholesequenz Notation in RTL Zelle wird geladen und in Instruktionenregister () geholt Op-Code-Anteil liegt dann dem Steuerwerk (Control-Unit, CU) vor b Program Counter Op-Code Incrementer Address FETCH: b n Address Register Buffer Register [ [ [ [ + 1 [ [ M( [ ) [ [ H.9 H Befehlsausführung 6.3 atenpfad Beispiel: MOVE 14, 0 Op-Code: Codierung des Befehls (MOVE) Address: Parameter zum Befehl, hier 14 Leitwerk (Control Unit) ecodierung des Befehls Steuersignale zum Transport von aten zwischen den Registern zum Anstoßen des Rechen- und Speicherwerks Op-Code Control Unit Control Signals Address Clock Beispiel: MOVE 14, 0 Parameter der Instruktion (Address) enthält Adresse der zu ladenden Zelle Befehlsausführung in RTL: hier Adressbreite kleiner Wortbreite (!) Program Counter Op-Code Control Unit Control Signals Incrementer MOVE: b Address Clock n Address Register Buffer Register ata Register 0 [ [ ( Address) [ [ M( [ ) [ 0 [ H.11 H.12

4 6.3 atenpfad (2) 6.4 Kontrollpfad Beispiel: A 12, 0 addiere Inhalt der Speicher-stelle 12 zu 0 Befehlsausführung in RTL: Program Counter Op-Code Control Unit Control Signals Incrementer Address Clock A: Address Register Buffer Register ata Register 0 Arithmetic Logic Unit ALU [ [ ( Address) [ [ M( [ ) [ 0 [ 0 + [ Normal: sequentieller Befehlsablauf Manchmal: kontrollierte Sprünge im Ablauf nötig Program Counter Op-Code Control Unit Incrementer Address Clock Condition Code Register (CCR) Control Signals CCR Spezialwerte (Flags) zeigen bestimmte Bedingungen nach ALU-Operationen an (z.b. Überlauf, Carry etc.) bedingte Sprünge je nach Zustand der Flags möglich Address Register Buffer Register ata Register 0 Arithmetic Logic Unit ALU Condition Code Register H.13 H Kontrollpfad (2) Beispiel: BRA 20 Semantik: springe immer an Instruktion in Speicherzelle 20 (Branch Always) Befehlsausführung in RTL: BRA: [ [ ( Addr) Beispiel: BVS 24 Semantik: springe an Instruktion in Speicherzelle 24, falls Overflow (Branch Overflow Set) Befehlsausführung in RTL: V ist das Flag aus dem CCR für Überlauf BVS: IF V = 1 THEN [ [ ( Addr) 7 Befehlssatz 7.1 Lade- und Speicherbefehle Befehle Mnemonic Beschreibung MOVE a, 0 Lade 0 von Speicherzelle a MOVE 0, a Speichere 0 in Speicherzelle a MOVE #x, 0 Lade 0 mit Konstante a ist die Adresse einer Speicherstelle, deren Inhalt geladen werden soll übliche Schreibweisen: dezimale Adresse: 14 hexadezimale Adresse: $1e binäre Adresse: % H.15 H.16

5 7.1 Lade- und Speicherbefehle (2) 7.2 Arithmetische Operationen Lade 0 mit Konstante: MOVE #x, 0 Beispiel: MOVE #% , 0 (sprich: MOVE IMMEIATE) für Konstante stehen nur b < n Bits zur Verfügung restliche Bits werden ergänzt, z.b. im Zweierkomplement Beispiel: n = 16, b = 10 obiger Befehl lädt die Konstante % = -369 Realer Prozessor in der Regel eine große Menge verschiedener Adressierungsarten, d.h. Varianten des gleichen Befehls mit unterschiedlichen Parametern manche Befehle sind mehrere Worte lang, d.h. erfordern komplexeren Fetch- Zyklus längere Konstanten und mehrere Speicheradressen integrierbar Befehle Mnemonic NEG 0 A a, 0 A #x, 0 AC a, 0 SUB a, 0 SUB #x, 0 SUBC a, 0 CMP a, 0 ASL 0 ASR 0 Beschreibung negiere 0 im Zweierkomplement addiere Speicherstelle zu 0 addiere x zu 0 addiere Speicherstelle und Carry zu 0 subtrahiere Speicherstelle von 0 subtrahiere x von 0 subtrahiere Speicherstelle mit Carry von 0 wie SUB a, 0, Ergebnis jedoch verworfen arithmetisches Schieben nach links (höherwertigstes Bit nach Carry-Flag) arithmetisches Schieben nach rechts (Vorzeichenerweiterung, niederwertigstes Bit nach Carry-Flag) H.17 H Arithmetische Operationen (2) Statusflags aus dem CCR nach arithmetischen Operationen Flag N (negative): 1 wenn Ergebnis negativ ( = ) z n 1 1 Flag Z (zero): 1 wenn Ergebnis gleich Null ( z = 0 i ) Flag V (overflow): 1 wenn Überlauf bei vorzeichenbehafteter Addition/ Subtraktion ( c n c n 1 = 1 ) Flag C (carry): entspricht c n bei Addition, entspricht c n bei Subtraktion (1 falls Stelle geborgt), herausgeschobenes Bit bei Schiebeoperationen 7.3 Einschub: Adressierung Viele Operationen operieren auf zwei Operanden und liefern ein Ergebnis Beispiel: Addition c := a + b Unser hypothetischer Prozessor arbeitet auf zwei Operanden und liefert das Ergebnis in einem der Operanden: a := a + b Zwei-Adress-Befehle: es werden zwei Adressen angegeben, die für die Operation benutzt werden (z.b. A a, 0 : Adresse a und Adresse 0) Alternativen rei-adress-befehle: alle drei notwendigen Adressen werden angegeben Ein-Adress-Befehle: nur eine Adresse wird angegeben; anderen ergeben sich implizit Null-Adress-Befehle: alle Operanden ergeben sich implizit H.19 H.20

6 7.4 Logische Operationen 7.4 Logische Operationen (2) Befehle Mnemonic NOT 0 AN a, 0 OR a, 0 XOR a, 0 LSL 0 LSR 0 ROL 0 ROR O Beschreibung negiere 0 im Einerkomplement verknüpfe Speicherstelle mit 0 bitweise mit UN verknüpfe Speicherstelle mit 0 bitweise mit OR verknüpfe Speicherstelle mit 0 bitweise mit XOR logisches Schieben nach links (höherwertigstes Bit nach Carry-Flag) logisches Schieben nach rechts (0-Bit eingeschoben, niederwertigstes Bit nach Carry- Flag) logisches Rotieren nach links (Carry wird eingeschoben, in Carry wird herausgeschoben) logisches Rotieren nach rechts (sonst wie ROL) Statusflags aus dem CCR nach logischen Operationen Flag N (negative): 1 wenn Ergebnis negativ ( = ) Flag Z (zero): 1 wenn Ergebnis gleich Null ( z = 0 i ) Flag V (overflow): immer 0 Flag C (carry): z n 1 1 herausgeschobenes Bit bei Schiebeoperationen, bei ROL und ROR Zwischenspeicher für Bits H.21 H Kontrollflussoperationen Befehle Mnemonic Beschreibung BRA a Branch Always, springe immer BCC a Branch Carry Clear, springe bei C = 0 BCS a Branch Carry Set, springe bei C = 1 BNE a Branch Not Equal, springe bei Z = 0 BE a Branch Equal, springe bei Z = 1 BPL a Branch Plus, springe bei N = 0 BMI a Branch Minus, springe bei N = 1 BVC a Branch Overflow Clear, springe bei V = 0 BVS a Branch Overflow Set, springe bei V = 1 STOP halte CPU an 7.5 Kontrollflussoperationen (2) Weitere Befehle für Vergleiche/Subtraktionen Mnemonic Beschreibung BGT a Branch Greater Than, springe falls arithmetisch größer ( N V Z+ N V Z = 1 ) BGE a Branch Greater Equal, springe falls arithmetisch größer gleich ( N V+ N V = 1 ) BLT a Branch Less Than, springe falls arithmetisch kleiner ( N V+ N V = 1 ) BLE a Branch Less Equal, springe falls arithmetisch kleiner gleich ( Z + N V + N V = 1 ) BHI a Branch High, springe falls logisch größer ( C Z = 1 ) BLS a Branch Low or Same, springe falls logisch kleiner oder gleich ( C+ Z = 1 ) H.23 H.24

7 7.5 Kontrollflussoperationen (3) Vergleiche CMP a, 0 oder SUB a, 0 vergleichen Inhalt von 0 mit dem Inhalt der Speicherzelle a arithmetischer Vergleich (vorzeichenbehaftete Zahlen in Zweierkomplement-arstellung) BGT: springt falls [ 0 > [ M( a) BGE: springt falls [ 0 [ M( a) BLT: springt falls [ 0 < [ M( a) BLE: springt falls [ 0 [ M( a) logischer Vergleich (vorzeichenlose Zahlen) BHI: springt falls [ 0 > [ M( a) BCC: springt falls [ 0 [ M( a) BCS: springt falls [ 0 < [ M( a) BLS: springt falls [ 0 [ M( a) H Kontrollflussoperationen (4) Vergleiche mit Null MOVE-Befehle und viele andere Befehle setzten CCR, so als hätte ein Vergleich mit 0 stattgefunden (insbes. Flags N, Z und V) arithmetischer Vergleich (vorzeichenbehaftete Zahlen in Zweierkomplement-arstellung) BGT: springt falls [ 0 > 0 BGE: springt falls [ 0 0 BLT: springt falls [ 0 < 0 BLE: springt falls [ 0 0 logischer Vergleich (vorzeichenlose Zahlen) BNE: springt falls [ 0 > 0 H Beispielprogramm C- oder Java-Fragment Maschinensprache unserer CPU int a=4, b=5, c; c = (a+b) / 2; c = abs( c ); if( c > 100 ) { c = 100; } a: WOR 4 * reserviere a b: WOR 5 * reserviere b c: WOR * reserviere c START: MOVE a, 0 A b, 0 * 0= a+b ASR 0 * 0= 0/2 * MOVE 0, c BPL L1 * positiv? NEG 0 * 0= -0 L1: MOVE 0, c * speichern CMP #100, 0* vergleichen BLE L2 * 0 <= 100? MOVE #100, 0 MOVE 0, c * c= 100 L2: STOP H Beispielprogramm (2) C- oder Java-Fragment Maschinensprache unserer CPU /* Berechne Fibonacci Zahlen */ int f1=1, f2=1; int t, n; for( n=5; n>0; n--) { t= f1; f1= f2; f2= t+f2; } f1: WOR 1 * reserviere f1 f2: WOR 1 * reserviere f2 t: WOR * reserviere t n: WOR * reserviere n START: MOVE #5, 0 * 0= n BRA L1 L2: MOVE f1, 0 MOVE 0, t * t= f1 MOVE f2, 0 MOVE 0, f1 * f1= f2 A t, 0 * 0= t+f2 MOVE 0, f2 * f2= 0 MOVE n, 0 SUB #1, 0 * 0= n-1 L1: MOVE 0, n * n= 0 BGT L2 * n>0? STOP H.28

8 8 Aufbau der ALU Arithmetic Logic Unit für alle vorgestellten Maschinenbefehle A n B n 0 AE 1 0 NOT Inverter CIN c in L0, L1, L2 Adder Logic Unit c out + c 0 c n-1 c n COUT SUB/A + + VOUT 8.1 Logikeinheit Steuersignale L0, L1 und L2 L0 L1 L2 Operation in der Logikeinheit AN-Operation: Y = A B OR-Operation: Y = A+ B XOR-Operation: Y = A B Linksschieben von A (ASL, LSL) Rechtsschieben von A (ASR) Rechtsschieben von A (LSR) Rechtsrotieren von A (RSR) Linksrotieren von A (RSL) OUT 1 0 ZOUT y n-1 Y NOUT Eingang CIN liefert Carry für Rotier-Operationen Ausgang COUT liefert Carry nach Schiebeoperationen H.29 H Addierer Eingangsschaltung Eingang A kann über Multiplexer mit Null belegt werden (AE = 0) Eingang B kann invertiert werden (NOT = 1) Eingang SUB = 0 dient zum Addieren, Eingang SUB = 1 zum Subtrahieren Eingang CIN liefert c 0 für den Addierer (bei Subtraktion invertiert) 8.3 Ausgangsschaltung Multiplexer selektiert Ausgang des Addierers oder der Logic Unit Eingang OUT = 1 selektiert Addierer, OUT = 0 selektiert Logic Unit Ausgang NOUT entspricht y n 1 Ausgang ZOUT entspricht y 0 + y y n 1 Ausgangsschaltung Ausgang COUT liefert c n des Addierers (bei Subtraktion invertiert) Ausgang VOUT liefert V-Flag ( c n c n 1 ) H.31 H.32

9 8.4 Beispiel: SUB-Befehl Beispiel: SUB a, 0 Beschaltung der Eingänge/Steuerleitungen A = [0 erster Operand B = [ zweiter Operand AE = 1 verknüpfe Eingang A mit Operand NOT = 1 negiere Eingang B CIN = 0 Übertrag = 1 jedoch invertiert SUB = 1 Subtraktion OUT = 1 selektiere Ergebnis des Addierers L0 = 0 sorge dafür, dass Logic Unit kein Carry-Out L1 = 0 erzeugt, z.b. durch AN-Operation L2 = 0 9 Steuerwerk Liefert Steuersignale für Befehlszyklus (Fetch, ecode, Execute) aten- und Adressfluss atentransport zwischen Registern ALU Steuerung der Berechnung H.33 H aten- und Adressfluss 9.2 Instruktionsdekodierung Steuersignale zum atentransport (nur 1 Bit gezeigt, -Flip-Flops) G 2 Increm. frei nach Clements G 4 G 3 G 1 WE 0 G 12 G 11 in 0 ALU Controls A Y ALU B out G 6 G 8 G 9 G 5 G 10 Tri-State-Puffer gewähren Zugang zum internen Bus H.35 ecodierung des Feldes (Op-Code) Annahme: Länge(Op-Code) = 4 (Op-Code) (Addr) MOVE a, 0 MOVE #x, 0 MOVE 0, a NEG 0 A a, 0 A #x, 0 AC a, 0 Vereinfachung derecodierungsschaltung durch geschickte Codierung der Befehle H.36

10 9.3 Sequencer Aufteilung der Ausführung eines Maschinenbefehls in maximal 6 Schritten Beispiel: MOVE a, 0 oder SUB b, 0 0. [ [, [ [ [ [ M( [ ) [ [ 3. [ [ ( Addr) oder [ [ ( Addr) 4. [ [ M( [ ) oder [ [ M( [ ) 5. [ 0 [ oder [ 0 [ 0 [ 9.3 Sequencer (2) Schaltung zur Generierung eines Taktsignals für jede einzelne Phase synchrone Zählerschaltung von 000 bis 101 mit Reseteingang und Abgriff der einzelnen Zählerzustände RESET Zähler (0 5) T 0 T 1 T 0 T1 T 2 T3 Zeitverhalten T 4 T5 T 5 H.37 H Steuersignale 9.4 Steuersignale (2) Generierung der Steuersignal Beispiel: Zeitpunkt T 0 abhängig vom erkannten Maschinenbefehl und vom jeweiligen Phasensignal MOVE a, 0 G 2 G 1 T 0 G 1 = 1, = 1, G 2 = 1, = 1 T 1 G 6 = 1, = 1 T 2 G 8 = 1, G 11 = 1, = 1 T 3 T 5 Zusammenfassung der Steuersignale G 1 Increm. G 4 G 3 WE 0 G 12 in 0 ALU Controls A Y ALU B out G 6 G 8 G 9 G 5 G 10 Phasen 0 bis 2 bei jedem Befehl identisch, Phasen 3 bis 5 individuell Zusammenfassung der Ansteuerung durch Oder-Gatter H.39 frei nach Clements G 11 H.40

11 9.4 Steuersignale (3) 9.4 Steuersignale (4) Beispiel: Zeitpunkt T 1 Vereinfachung der Schaltung G 2 Increm. G 4 G 3 G 1 WE in out G 6 Minimisierung des Gesamtschaltnetzes möglich Komplexes Schaltnetz für ecodierung und Generierung der Steuersignale G 8 G G 10 G 12 ALU Controls A Y ALU B G 9 frei nach Clements G 11 H.41 H Nachteile Nachteile unseres hypothetischen Prozessors ein einziges atenregister erfordert häufiges Speichern von Zwischenergebnissen kein einfacher Unterprogrammaufruf kein indizierter Zugriff auf Felder möglich (z.b. a[i) schmaler Satz arithmetischer Operationen (keine Fließkommaartihmetik, keine Multiplikation und ivision) keine Unterbrechungen (Interrupts) langsam, da getrennte Fetch-Execute-Phasen aufwändiges Schaltwerk zur Generierung der Steuersignale H.43