Hardware Praktikum 2008

Transkript

1 Hardware Praktikum 2008 Prof. Dr. H.-J. Wunderlich Dipl.-Inf. M. Imhof Dipl.-Inf. S. Holst

2 Agenda Organisatorisches Speicher Steuerwerk Teil 2 - Was fehlt? - Praktische Hinweise - HASE Abschlussklausur Werbung Spezifikation Gatternetzliste entwerfen Validierung Verifikation Synthese Platzieren & Verdrahten Fertigung 2

3 Vorlesungsumfrage Findet in dieser Woche statt Durchführung in den Übungsgruppen 3

4 Organisatorisches Die HaPra Abschlussklausur findet in der letzten Vorlesungswoche am von 8:30 bis 9:30 Uhr in Raum V38.04 statt HaPra Versuchsreihe 98 - Steuerwerk Teil II I 4

6 Gesamtsystem FPGA System system.vhd Prozessor proc.vhd Speicher Interrupt Takt Reset Speicher Takt Reset Chipsatz memory.vhd HaPra Versuchsreihe 98 - Steuerwerk Teil II I 6

7 Direkter Input - Output Separate Adressräume für - Hauptspeicher und Eingabe-Ausgabestellen (Schnittstellen-Register) - Spezielle Eingabe-Ausgabe-Befehle - Kompliziertes Steuerwerk IO HS 7

8 Speicherabgebildetes I/O Memory mapped I/O: - Gemeinsam genutzter Adressraum für den Hauptspeicher und I/O Geräte (VGA, Sound ) - Speicher Instruktionen - read, write, copy - für I/O HS Adressraum Interface " Speicherzellen und Interface-Register haben verschiedene Adressen eines gemeinsamen Adressraums. 8

9 CISC/RISC Complex Instruction Set Architecture - State-of-the-art in den 70ern z.b. IBM System/370 oder VAX- 11/780 - Viele komplexe Befehle : VAX-11/780: Microcode, 304 Instruktionen, 16 Adressierungsarten und mehr als 10 verschiedene Instruktionslängen Reduced Instruction Set Architecture - 80% der Berechnungen eines typischen Programms benötigen nur 20% der Instruktionen, meistgenutzte Instruktionen sind simple Befehle wie load, store, add - Miteinander von einer Menge ausgesuchter einfacher Befehle die direkt in HW implementiert sind und einem optimierenden Compiler - Mitte der 70er: IBM Ende der 70er: Patterson s Team an der University of California at Berkeley (RISC I) und Hennessy's Team an der Stanford University (MIPS) erkunden RISC Prozessoren 9

11 Überblick Restliche Versuchsreihen Versuchsreihe 9 - Fertigstellung des Steuerwerks - Fertigstellung des Prozessorentwurfs Versuchsreihe 10 - Interrupts - Synthese & Laden auf FPGA Versuchsreihe 11 - Programmierung Versuchsreihe 12 - Optionale Aufgaben 11

12 Restliche Befehle LD Daten aus dem Speicher laden, Adresse = R a ST Daten in den Speicher schreiben, Adresse = R a JMP Sprung an Adresse R a JZ Bedingter Sprung an Adresse R a wenn R b ==0 NOP CALL Subroutine ausführen Sprung nach R a, Sichern des PC+1 nach R d, Rücksprung mit JMP R d 12

13 Versuchsreihe 9: Steuerwerk - Teil II Vorschlag: Assemblerprogramm bereits für Termin 10 vorbereiten, auf Performance achten (Shift!) Wichtig (Protokoll): Aufgaben einzeln vom Tutor abzeichnen lassen! 13

14 Praktische Hinweise a) Häufige Fehlerquelle: Inkonsistente Dateien - Passen Entity, Symbol (& Schematic) zusammen? - Wurden Port- oder Entity-Namen irgendwann geändert? - Wurde Symbol editiert und VHDL-Netzliste(n) nicht angepasst bzw. neu erzeugt? - Bei synthetisierten Modulen (z. B. REG_FILE): - Stimmen die Symbol-Attribute? - Ist der Architektur-Name "BEHAVIORAL"? - Falls Entity- oder Architecture-Namen geändert werden: - WORK-Verzeichnis löschen & neu analysieren! 14

15 Syntheseablauf cd ~/proc cp /cad/tools/hapra/xilinx/build.sh. Bash-Skript das alle weiteren Schritte aufruft cp /cad/tools/hapra/xilinx/system.prj. Projektdatei cp /cad/tools/hapra/xilinx/system.scr. Synthese-Skript für XST cp /cad/tools/hapra/xilinx/system.ucf. sh build.sh 15

16 Synthesesteuerung Bash-Skript build.sh #!/bin/bash printf " >>> Cleanup in progress..." && rm -f *.log *.lst *.bld *.mrp *.ng? *.ncd *.pcf system_r* *.srp *.xml; rm -rf xst; printf "done.\n printf " >>> Synthesis in progress..." && ((xst -ifn system.scr &> synthesis.log && printf "done.\n") printf "failed.\n!!! Please have a look into synthesis.log\n") printf " >>> Generating bit file..." && ((ngc2bit system &> bitgen.log && printf "done.\n") printf "failed.\n!!! Please have a look into bitgen.log\n") printf " >>> If everything went right, you can now personalize the FPGA using\n# xsload -fpga system_r.bit\n" 16

17 Synthese-Skript für XST System.scr XST-Skript, steuert die eigentliche Synthese set -xsthdpini /cad/tools/hapra/xilinx/hapra.ini run -ifn system.prj -ifmt vhdl -top system -ofn system.ngc -ofmt NGC -p xcv300pq opt_mode Speed -opt_level 1 17

18 Projekdatei System.prj Listet alle VHDL Dateien die synthetisiert werden sollen vhdl work alu.vhd vhdl work ctrl.vhd vhdl work pc.vhd vhdl work pc_mux.vhd vhdl work ir.vhd vhdl work reg_file.vhd vhdl work cpu.vhd vhdl work system.vhd 18

19 Pinzuordnung System.ucf Zuordnung von internen Bezeichnern zu realen Anschlüssen des FPGA #initialize the signal res_power_up with '1 INST res_power_up INIT=S; #power up reset #push buttons NET BOARD_RES NET BOARD_BUTTON<0> NET BOARD_BUTTON<1> NET BOARD_BUTTON<2> #left 7 segment led NET BOARD_LEDL<0> NET BOARD_LEDL<1> NET BOARD_LEDL<2> NET BOARD_LEDL<3> NET BOARD_LEDL<4> NET BOARD_LEDL<5> NET BOARD_LEDL<6> LOC=P234; LOC=P237; LOC=P238; LOC=P236; LOC=P177; LOC=P167; LOC=P163; LOC=P156; LOC=P145; LOC=P138; LOC=P134; 19

20 Versuchsreihe 9: Steuerwerk - Teil II aber erstmal zurück zum Debugging / Simulation 20

21 Praktische Hinweise b) Entwurfsfehler -> systematisch suchen - Es sollten immer angezeigt werden (auch im Protokoll!): - Alle Prozessor-Pins: - clk, res, mem_ready, mem_read(31:0), mem_write(31:0), mem_adr(31:0), mem_dir, mem_enable, irq, irq_adr(31:0) - Inhalt Register-File - Zustand Steuerwerk - Programmzähler, Befehlsregister 21

22 Falls Fehler auftreten Bis zu welchem Zustand ist alles korrekt? - Waveform analysieren Wird der Speicher gemäß der Spezifikation angesprochen? - Wird auf mem_ready=0 gewartet? (vorher muss mem_enable = 0 sein) - mem_adr(31:0) über die gesamte Zeit gültig? - Lesezugriff: Daten sind nur gültig, falls mem_enable=mem_ready=1 - Schreibzugriff: mem_write(31:0) über die gesamte Zeit stabil? 22

23 Praktische Hinweise c) Port-Namen von proc nicht verändern! - Exakt die vorgegebenen Port-Namen verwenden: - clk, res - mem_ready, mem_adr(31:0) - mem_read(31:0), mem_write(31:0) - mem_dir, mem_enable - irq, irq_adr(31:0) - Grund: UCF-Datei wird vorgegeben (Versuchsreihe 11) 23

24 Simulator + Debugger: HASE HaPra Assembler Software Envionment mult.asm Simulation - Anzeigen von Speicherstellen, PC + Registern Ausführung auf FPGA (Debug) - Anzeige von Speicherzugriffen - Kein Zugriff auf Register + PC Ausführung auf FPGA (Fullspeed) - 25 MHz - keine Debuggingmöglichkeiten mehr 24

26 HaPra-Abschlussklausur Was kommt dran? HaPra Versuchsreihe Steuerwerk - Testprogramm Teil II 26

27 Abschlussklausur Beispielfragen (1) Sie wollen mit dem Multimeter Strom messen - welche Buchsen benutzen Sie? Wie schalten Sie das Multimeter? Mit dem Oszilloskop kann man direkt nur Spannungen, aber keine Ströme messen. Wie gehen Sie vor, wenn Sie dennoch einen Stromverlauf aufzeichnen wollen? Geben Sie eine Schaltung für einen Hochpass an und skizzieren Sie den Signalverlauf am Ausgang für eine niedrige Eingangsfrequenz. HaPra Versuchsreihe Steuerwerk - Testprogramm Teil II 27

28 Abschlussklausur Beispielfragen (2) Nennen Sie 3 verschiedene Bestandteile der Hapra- CPU und erläutern Sie kurz deren Funktion Skizzieren Sie den im Hapra angewendeten Syntheseflow. Wozu dienen die einzelnen Schritte? Welche Sprunganweisungen kennt die Hapra-CPU? Sie wollen die Hapra-CPU beschleunigen. Nennen Sie drei Techniken, die Sie dabei für am vielversprechendsten halten. HaPra Versuchsreihe Steuerwerk - Testprogramm Teil II 28

29 Alte Klausur Eine alte Klausur findet sich auf der Hapra-Webseite zum Download. HaPra Versuchsreihe Steuerwerk - Testprogramm Teil II 29

31 Tutoren gesucht! Was? - Rechnerorganisation WS 2008/ Übungen 14-tägig - Aufwand: ~7 Std. / 14 Tage Warum? - Weil es Spaß macht, Wissen zu vermitteln - Weil man selber dazulernt - Möglichkeit, Kontakte zu knüpfen Fragen? Interesse? - Christian Zöllin, Zi , Tel.: 0711 / zoellin@iti.uni-stuttgart.de 31

32 Viel Spass im HaPra 2008! HaPra Versuchsreihe 9 - Steuerwerk Teil II 32 32