Aspekte des Zeitverhaltens digitaler Schaltungen

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1 1 31.X XI IV VI VII.2009 digitaler Schaltungen Asynchrone und synchrone Schaltwerke, statische und dynamische Hasards, typische Ungenauigkeiten und Fehler in Veröffentlichungen Inhalt 1 Einführung... 3 Grenzen der BOOLEschen Algebra zur Beschreibung digitaler Schaltungen Motivation (Beschreibung zur Analyse und Synthese von Schaltwerken, typische Ungenauigkeiten und Fehler bei Darstellungen in der Literatur) Stoffübersicht 2 Werkzeuge... 5 Digitalsimulator V2.3.2 u.a. (Versuchsversionen A) VHDL SPS (Versuchsversionen B) Reale Digitalbausteine: Digitaltrainer (Versuchsversionen C) Folgerungen für die Praxis 3 Schreibweisen... 6 Konjunktionen Disjunktive Formen Zeitverzögerte Signale Setzen und Löschen von Signalen 4 Die Zeitinvarianz BOOLEscher Algebren... 8 Das Experiment: statisches Hasard (Versionen A, B und C) Folgerungen für die Praxis 5 Einfache Asynchronschaltungen Das Experiment: Relais mit Selbsthaltung (Versionen A, B und C) Formale Beschreibungen (Übertragungsgleichung, Übergangsgln.) Analysemerkmale (KSW, Schwingverhalten; Nebenbedingungen) 6 Basis-Flipflops RS-Basis-Flipflop RðSð-Basis-Flipflop Einhaltung der Nebenbedingung Irreguläre Zustände Basis-Flipflops mit D-Verhalten (DV, Majoritätsgatter)

2 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 2 7 Auffang-Flipflops Bedeutung von Auffang-Flipflops bei Wettlaufproblemen (races) Vorbereitungseingänge und Auslöseeingang D-Auffang-Flipflop 8 Zähl-Flipflops Warum Auffang-Flipflops für Zähler ungeeignet sind Das JK-Flipflop RS-, T-FF und D- Zähl-FF als Sonderformen des JK-FFs Umrechnung von anderen Zähl-Flipflops in das JK-Flipflop Hinweise zu Experimenten 9 Zähler auf JK-FF-Basis Asynchronzähler Synchronzähler Synchronzähler mit asynchroner Rückstellung Schieberregister und MÖBIUS-Ringe (JOHNSON-Zähler) Synchronzähler mit speziellen Eigenschaften

3 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 3 1 Einführung Grenzen der BOOLEschen Algebra zur Beschreibung digitaler Schaltungen Motivation (Beschreibung zur Analyse und Synthese von Schaltwerken, typische Ungenauigkeiten und Fehler bei Darstellungen in der Literatur) Stoffübersicht Zur Beschreibung digitaler Schaltnetze ist mit gewissen Einschränkungen die BOOLEsche Algebra, in diesem Zusammenhang auch oft als Schaltalgebra bezeichnet, besonders gut geeignet. Veröffentlichungen in Büchern und im Internet hierzu sind Legion und damit auch Ungenauigkeiten bis hin zu Fehlern, da viele Autoren bei einem so einfachen Thema bei der Übernahme scheinbar trivialer Sachverhalte aus fremden, natürlich ungenannten Quellen offenbar unkritisch vorzugehen scheinen. Im Zuge dieser Abhandlung soll auf einige wesentliche Sachverhalte in diesem Zusammenhang mit der notwendigen Sorgfalt eingegangen werden. Unter Schaltnetzen versteht man (hier: Digital-)Schaltungen, die frei von inneren Zuständen sind, bei denen die Ausgänge nur von den Eingängen abhängen. Sie sind zeitinvariant, und daher ist die BOOLEsche Algebra ein geeignetes Beschreibungsmittel. Allerdings weisen in der Praxis alle Bausteine, aus denen Digitalschaltungen aufgebaut werden, und damit diese selbst wieder ein gewisses Zeitverhalten aufgrund von Verzögerungen der Bauelemente (Logikgatter) auf. Man spricht in diesem Zusammenhang von der Stufenverzögerung (propagation delay time) eines Logikgatters. Sie wird uns im vierten Kapitel näher beschäftigen. Diese technologiebedingten Stufenverzögerungen sind im Wesentlichen Konstanten, die den logischen Sachverhalt der strengen Abhängigkeit der Ausgänge ausschließlich von den Eingängen sonst nicht weiter berührt. Beispielsweise durch Rückführungen von Ausgängen auf die Eingänge entstehen neue Situationen: Es entstehen zusätzliche Zustände, welche nun zusammen mit den Eingängen die Ausgänge bestimmen. Solche Schaltungen nennt man (digitale) Schaltwerke. Ohne Stufenverzögerungen wären sie nicht denkbar. Auch sie werden in der Literatur vielfach beschrieben. Sorgfältige Analysen fehlen aber fast immer, und über Tabellenverfahren zur Synthese kommt man, wenn dieses Thema überhaupt behandelt wird, kaum hinaus. Wir wollen hier beide Lücken schließen und dabei gravierende Fehlbetrachtungen, wie sie nicht nur in der Literatur, sondern vielfach auch bei Simulatoren angestellt wurden, korrigieren. Dabei stellen wir auch ein Beschreibungsverfahren vor, das im Labor für Technische Datenverarbeitung und Informationstechnik (TDI-Labor) der Fachhochschule Köln, Abteilung Gummersbach, Fachbereich Informatik, (weiter-)entwickelt wurde. Dies und auch einige Konventionen für Beschreibungen, wie sie in dieser Abhandlung benutzt werden, behandeln wir im dritten Kapitel.Mit der Thematik Schaltwerke befassen sich die übrigen Kapitel, wobei wir von einfachen Asynchronschaltungen über Basis- und Auffang-Flipflops bis hin zu Zählern kommen werden. Die Bereiche werden nicht erschöpfend behandelt, vielmehr exemplarisch und daher immer unter Angabe von Experimenten, anhand derer die Ausführungen nachvollzogen werden können. Die Experimentierumgebungen werden im nächsten Kapitel erläutert.

4 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 4 Diese Abhandlung soll Fachliteratur zu den Themen Digitale Schaltnetze und Digitale Schaltwerke nicht ersetzen. Sie soll, unterstützt von Vorschlägen für entsprechende Experimente, in der Literatur nicht, unzureichend oder gar schlicht falsche Sachverhalte korrigieren. Insofern handelt es sich um eine Ergänzung zu bereits Bekanntem. Gummersbach, im Herbst 2002 Prof. Dipl.-Phys. Torsten C. E. Drescher

5 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 5 2 Werkzeuge DigitalSimulator V2.3.2 u.a. (Versuchsversionen A) VHDL SPS (Versuchsversionen B) Reale Digitalbausteine: Digitaltrainer (Versuchsversionen C) Zur Durchführung von (einfachen) Versuchen zur Digitaltechnik bedarf es einiger Werkzeuge. Zunächst benötigt man die Gatter und Hilfsmittel zu deren Verdrahtung zu einer vollständigen Digitalschaltung. Dann benötigen wir Signalgeber zur Belegung der Eingänge und schließlich Anzeigen für die Ausgänge. Verwendet man für die Signalgeber einfache Schalter, mit denen man '0'- bzw. '1'-Signale anlegen kann, und für die Anzeigen einfache LEDs, sind vollständige logische Tests möglich. Um das Zeitverhalten zu studieren, muß die Testumgebung etwas aufwendiger sein: Mindestens ein TTL-Rechteckgenerator und ein Oszilloskop mit mindestens zwei Kanälen sind dafür erforderlich, im günstigsten Fall ein Logikanalysator mit mehreren Kanälen. Für exakte Messungen ist tatsächlich dieser Aufwand erforderlich. Für unsere Zwecke reichen aber auch in vielen Fällen sogenannte Digital-Simulatoren. Digital-Simulatoren bilden das logische, in aufwendigen Versionen auch dediziert das zeitliche Verhalten der einzelnen Gatter auf Software ab. Einfache Versionen sind kostenlos im Netz abrufbar, so auch der Digital-Simulator DigitalSimulator, auf dessen Version wir uns hier beziehen. Sie ist älteren Datums, aber derzeit noch am brauchbarsten. Sie besitzt allerdings wie auch die späteren Versionen Schwächen, vor allem bei den Basis-Flipflops, die allem Anschein nach auf unzureichende Grundkenntnisse der Autoren auf diesem Gebiet zurückzuführen sind. Auch ist die grafische Handhabung insbesondere der Verbindungen sehr gewöhnungsbedürftig, und es stört das Fehlen der Möglichkeit zur Generierung eigener Bauelemente, mit denen beispielsweise die vorhandenen Fehler beseitigt werden könnten. Die Vorgabe von Gatterlaufzeiten ist nicht möglich; da wir jedoch die Probleme hier eher Qualitativ betrachten, wird uns das weniger stören. Versuche, die wir mit diesem Simulator aufbauen können, bezeichnen wir als Version A. Natürlich gibt es leistungsfähigere Digital-Simulatoren (beispielsweise die Electronic Work-Bench, doch die haben ihren Preis. Geradezu ideal sind Simulatoren auf der Basis einer Hardware-Beschreibungssprache (HDL: Hardware Description Language), zum Beispiel VHDL. Die Modellierungstechnik ist allerdings sehr anspruchsvoll und den professionellen Schaltungsentwicklern vorbehalten. Studierende der Technischen Informatik beispielsweise werden mit derartigen Werkzeugen vertraut gemacht. Ein Werkzeug, das ebenfalls für die logische Simulation sehr brauchbar ist, ist die Speicherprogrammierbare Steuerung (SPS). Aber hier sind einige Besonderheiten zu beachten, die aufgrund der Arbeitsweise von SPSen bestehen. Bei einer SPS werden zyklisch die Eingänge eingelesen, dem Programm (Schaltungsmodell) entsprechend verarbeitet und dann die Ausgabe vorgenommen. Sequentielle Vorgänge werden somit quasi parallelisiert, Laufzeiteffekte realer Schaltungen damit verdeckt. Hier müssen entsprechende zusätzliche Ein- und Ausgänge extern verdrahtet werden; wir gehen darauf später ein. Ansonsten können SPSen etwa Gleiches im Hinblick auf unsere Ziele leisten wie der genannte Digitalsimulator. Versuche auf der Basis einer SPS bezeichnen wir als Version B.

6 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 6 Simulationen sind so gut wie die benutzte Software und nicht zu vergessen! wie die zugrundeliegenden Modelle. Letzte Sicherheit bringt für eine Schaltungsentwicklung nur die Messung am echten Objekt. Den Studierenden der Technischen Informatik stehen dafür digitale Bauelemente in Steckkästen (Digital-Trainer) zur Verfügung, die zusammen mit Signalgeneratoren und Logikanalysatoren die reale Testumgebung für eine von ihnen entwickelte Schaltung bilden. Wir bezeichnen ein solches Szenario als Version C. Korrekte Meßverfahren vorausgesetzt, bieten solche Testumgebungen die Möglichkeit der Überprüfung von (Teil-)Modellen einer entwickelten Schaltung. Der Aufwand ist erheblich und professionellen Schaltungsentwicklern vorbehalten. 3 Schreibweisen Konjunktionen Disjunktive Formen Zeitverzögerte Signale Setzen und Löschen von Signalen Eine binäre BOOLEsche Algebra ist eine algebraische Struktur mit der Binärmenge {0,1} als Träger und der Konjunktion v und der Disjunktion w als Verknüpfungen, die nach bestimmten Axiomen auf dem Träger operieren. Gemäß diesen Axiomen sind u.a. diese Operatoren dual zueinander, das heißt völlig gleichwertig: Eine Priorität der Konjunktion vor der Disjunktion (oder umgekehrt), wie sie in Computersprachen (natürlich nicht in VHDL!) üblich sind, gibt es nicht! Ausdrücke wie A v B w C sind also nicht eindeutig und daher unzulässig (viele Autoren scheinen das nicht zu wissen!). Eindeutigkeit muß durch Setzen von Klammern herbeigeführt werden. Komplexere Ausdrücke, etwa disjunktive Normalformen, lassen sich dann nur schwer lesen. Daher führen wir eine Konvention ein, die diese Schwerfälligkeit behebt, ohne die Axiomatik zu verletzen: Für eine disjunktive Form der Art (A v B) w C schreiben wir zukünftig AB w C. Bei asynchronen Schaltwerken ist es üblich, den Zustand einer Ausgangsvariablen Q vor einem Wechsel an den Eingängen mit Q m-1 und den (eingeschwungenen) Zustand danach mit Q m zu bezeichnen. Ganz korrekt müßten diese Zustände mit Q(t m - t d ) und Q(t m ) bezeichnet werden, wobei t d u.a. die Einschwingdauer beinhaltet. Bei synchronen Schaltwerken bestimmt ein Takt das Geschehen, dessen Periodendauer vereinfachend gesagt größer als die Einschwingdauer sein muß. Hier ist es üblich, den vorherigen Zustand von Q mit Q n und den Folgezustand mit Q n+1 zu bezeichnen. Gemeint sind damit Q(t n ) und Q(t n+1 ). Wir schreiben hier einheitlich Q für den augenblicklichen Zustand der Ausgangsvariablen Q und Q + für den neuen eingeschwungenen Zustand bzw. nach Ablauf des auslösenden Taktsignals. Damit werden die Formeln für die Übertragungsgleichungen für asynchrone und synchrone Schaltungen gleich; denn es ist nicht üblich, den Takt mit einzubeziehen.

7 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 7 Zur Beschreibung von Schaltwerken wird gern auf Tabellen zurückgegriffen. Eine algebraische Schreibweise ist eher selten. Man findet dann eine Formel, die wir Übertragungsgleichung nennen wollen. Mit deren Hilfe ist es möglich, durch Rechnen (vornehmlich synchrone) Schaltwerke zu entwickeln, also eine Schaltwerkssynthese durchzuführen. Dieses Vorgehen ersetzt das eher heuristische Verfahren mit Einsatz von Tabellen. Genauere Überlegungen zeigen, daß Übertragungsgleichungen eine statische, nämlich Zustands-orientierte Sichtweise repräsentieren. In Ergänzung zu dieser Vorgehensweise wurde im TDI-Labor eine Ereignis-orientierte, also dynamische Sichtweise und Beschreibungsform entwickelt und erfolgreich in die Lehre eingeführt. Im Zuge dieses Paradigmas wird beschrieben, wann die Ausgangsvariable gesetzt und wann sie zurückgesetzt wird. Das Setzen der Variablen Q beschreiben wir durch Q C, das Rücksetzen (Löschen) mit Qð C. Dies symbolisiert gewissermaßen die Differentiation einer ansteigenden bzw. abfallenden Flanke von Q nach der Zeit. Einer Übertragungsgleichung entsprechen dann genau zwei Übergangsgleichungen: eine für Q C und eine für Qð C. Der Aufwand scheint sich damit verdoppelt zu haben, jedoch ergeben sich dadurch Vereinfachungen beim Syntheseprozeß. Übrigens kann über BOOLEsche Differentiationen jede Übertragungsfunktion in ihre Übergangsfunktionen überführt werden, wie Verf. zeigte (Vorlesungen Technische Datenverarbeitung bzw. Digitaltechnik ), und auch die umgekehrte Überführung ist möglich.

8 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 8 4 Die Zeitinvarianz BOOLEscher Algebren Das Experiment: statisches Hasard (Versionen A, B und C) Folgerungen für die Praxis 4.1 Entstehung und Beschreibung eines statischen Hasards Betrachten wir die Gleichung X = E v N = E v E, die nebenstehendes Schaltnetz in seinem logischen Verhalten beschreibt, so ergibt sich X = '0' aufgrund der Axiome der binären BOOLEschen Algebra. E können wir für die 2n+1 Bild 2: Erzeugung eines statischen Hasards Negationsgatter aufgrund des Idempotenz-Gesetzes schreiben, wobei n0ù eine natürliche Zahl ist (Anmerkung: Früher zählte man die Null nicht zu den natürlichen Zahlen und mußte daher n0ù 0 für den hier gemeinten Sachverhalt schreiben). Wenn wir allerdings berücksichtigen, daß N= E mit einer Zeitverzögerung von t pd gebildet wird, die sich durch die Addition der Stufenverzögerungen aller an der Negation beteiligten Negationsgatter ergibt, und auch noch die Stufenverzögerung t pdund des UND-Gatters einbeziehen, dann ergeben sich die in Bild 3 gezeigten Signalverläufe: Beim Wechsel von E='1' auf '0' erhalten wir einen Impuls der Länge t pd mit einer Verzögerung von t pdund. Bei TTL-Gattern (Version C!) liegen die einzelnen Stufenverzögerungen im Bereich weniger Nanosekunden; unser Auge wird den kurzen Lichtblitz nicht wahrnehmen. Wir geben nun Versuche an, die uns diesen Impuls, der statisches Hasard (hazard) genannt wird, sichtbar ma- Bild 3: Zeitverläufe beim statischen Hasard chen. 4.2 Version A Beim DigitalSimulator sind alle Gatter direkt verfügbar. Sie werden nach Bild 2 miteinander verbunden; dabei reicht für die Inverterkette ein einziger Inverter (n =1). Der Eingang E wird mit einem Schalter belegt, der ihn wahlweise nach '0' bzw. nach '1' schaltet, und an den Ausgang legen wir eine Kontrolleuchte (LED). Nach Start der Simulation kann man den Schalter auf '1' legen. Beim Umschalten auf '0' kann man das Hasard als ein kurzes Aufblitzen der Kontrolleuchte sehen. Es ist auch möglich, anstelle des Schalters das Ausgangssignal eines Rechteckgenerators an den Eingang E der Schaltung zu legen. Da die Stufenverzögerung nicht wählbar ist, hat der Versuch nur qualitativen Charakter.

9 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen Version B Auch bei dieser Version können nur qualitative Aussagen gemacht werden; sie sind jedoch von besserer Aussagekraft. An den Eingang wird ein Rechteck-Generator geschaltet, der die erlaubte Eingangsspannung mit einer Periodendauer liefert, die unterhalb der Zykluszeit der SPS liegen muß. Ist die Periodendauer zu gering, verschluckt die SPS Teile des Eingangssignals. An den Ausgang legt man ein Oszilloskop, das möglichst zwei Kanäle besitzen sollte: einen für das Eingangssignal und einen für das Ausgangssignal; getriggert wird auf das Eingangssignal. Variante 1 Zur Programmierung der Schaltung genügt wieder n=0. Das einfache Programm wird nun gestartet. Auf dem Oszilloskop zeigt der eine Kanal, wenn alles korrekt ist, das Eingangssignal, der andere zeigt - nichts! Genauer: Er zeigt auf dem Ausgang ständig Null-Signal. Wie kommt das? Ursache dafür ist, daß die SPS innerhalb eines Zyklus' ihre Eingänge abfragt, die Variablenwerte zwischenspeichert und mit diesen die Ausgangswerte gemäß Programm bildet und diese am Ende des Zyklus' ausgibt. Die Anweisungen im SPS- Programm werden also quasi parallel ausgeführt (bei VHDL übrigens sind zunächst einmal alle Anweisungen parallel, sequentielle Abarbeitung wie bei höheren Programmiersprachen gibt es nur innerhalb von Prozessen). Dann ergibt E v E natürlich den Wert '0', und das erwartete Hasard tritt nicht auf. Variante 2 Wenn wir ein Hasard sehen wollen, müssen wir unser Modell verbessern. Das geschieht dadurch, daß wir die Abarbeitung des Programms der realen Schaltung entsprechend sequentialisieren. Dazu führen wir nach dem Bild 4: SPS-Varianten Inverter einen Ausgang und am UND- Gatter einen externen Eingang ein. Beide werden nun extern leitend miteinander verbunden; Bild 4 zeigt die Verhältnisse. Unser Programm müssen wir natürlich noch entsprechend modifizieren. Nun sollte unser Hasard auf dem zweiten Kanal des Oszilloskops sichtbar werden. Wenn wir, wie oben vorgeschlagen, auf das Eingangssignal triggern, wird allerdings das Ausgangssignal recht unruhig erscheinen: es zeigt einen sogenannten Jitter. Der hat seine Ursache in der Asynchronität zwischen Eingangssignal und der Abtastung der Eingänge, die ja durch die Zykluszeit bestimmt wird. So wird stochastisch der Wechsel am Eingang erfaßt oder nicht. Da das Oszilloskop jedes Bild ausgibt, werden unterschiedliche Bilder übereinander geschrieben. Daher liegt der Jitter in der Größenordnung der Zeit t pd. Diese Zeit entspricht bei unserem SPS- Modell allerdings der Zykluszeit! Mit einigen Überlegungen lassen sich also auch bei dieser Versuchsversion Dreckeffekte und Abweichungen vom erwarteten Ergebnis erklären.

10 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 10 Zu diesen Abweichungen gehört auch, daß das Ausgangssignal nicht um t pdund verzögert am Ausgang liegt, sondern um eine weitere Zykluszeit. Je nach SPS-Typ können zusätzliche Systemzeiten beispielsweise eine Ausgabeverzögerung noch eine weitere Rolle spielen; auf diese Details wollen wir hier nicht weiter eingehen. Diese Versuchsversion mit der SPS zeigt zum einen qualitativ den gewünschten Hasard. Sie zeigt auch, wie vorsichtig man mit Modellen für reale Bausteine umgehen muß - dafür haben wir die zwei Varianten vorgestellt. Darüber hinaus regt sie auch dazu an, die Arbeitsweise einer SPS etwas genauer zu betrachten. Abstrakt stellt sie sich uns dar als ein schwarzer Kasten mit Ein- und Ausgängen, der getaktet wird. Innerhalb eines Zyklus-Taktes wir das gestartete Programm abgearbeitet, alle Befehle quasi parallel. Sie ist ein Schaltwerk, und wir haben dieses als Modell für ein Schaltnetz herangezogen. Ein Schelm, der Böses dabei denkt...? 4.4 Variante C Um beim Einsatz echter Logikgatter das Hasard gut sichtbar zu machen, schalten wir mindestens neun Inverter hintereinander. Im Übrigen sehen wir für den Eingang E wieder einen Taktgeber vor und oszilloskopieren E und X, wobei auch hier wieder auf E getriggert wird (abfallende Flanke). Es sollte sich ein Oszillogramm ähnlich Bild 3 ergeben. Auf diese Weise lassen sich die mittlere Stufenverzögerung der Inverter und ggf. sogar die des UND-Gatters bestimmen (evtl. auf die Rückflanke von N triggern und dann die Zeitablenkung auf kleinere Zeiten einstellen, um für die Messung höher aufzulösen). 4.5 Folgerungen für die Praxis Hasards können entstehen, wenn Signale mit unterschiedlichen Laufzeiten in einer Schaltung logisch verknüpft werden und es dadurch zu Wettlaufproblemen (races) kommt. Aus den schaltalgebraischen Gleichungen, die eine Schaltung beschreiben, können sie nicht abgeleitet werden: hier versagt die BOOLEsche Algebra. Sie stellen systematische Fehler dar und können das System, das die Hasard-befallenen Ausgangssignale weiter verarbeitet, stören. In der Praxis werden daher häufig gleichstufige Signale gegenüber solchen bevorzugt, die aufgrund von Schaltungsvereinfachungen (KARNOUGH-VEITCH-Tafeln, QUINE-MCCLUSKEY-Verfahren usw.) ihre Gleichstufigkeit verloren haben. PAL (Programmable Array Logic) und PLA (Programmable Logic Array) sind Bausteine, die eine gleichstufige Struktur besitzen und damit entsprechend race-frei sind. Hasards mit einfachen Simulatoren aufzuspüren und sie gar quantitativ zu erfassen, ist praktisch nicht möglich. Allenfalls lassen sich qualitative Aussagen machen. Das gilt auch für Speicherprogrammierbare Steuerungen. Auch wenn man sehr leistungsfähige Simulatoren unter einer Hardware-Beschreibungssprache eingesetzt werden, muß der Modellansatz an der entwickelten Schaltung überprüft werden. Dabei können Logikanalysatoren zum Einsatz gelangen, die auf den Leitungen, auf denen Hasards aufgrund der eingestellten Zeitablenkung nicht mehr dargestellt werden können, doch wenigstens signalisieren. Es gibt aber auch Fälle, in denen Laufzeiteffekte erwünscht sind. Das ist vor allem dann der Fall, wenn ein quasi kurzer Auslöseimpuls benötigt wird, wie beispielsweise

11 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 11 bei der Taktsteuerung von Einspeicher-Zähl-Flipflops. Als ein konkretes Beispiel zeigen wir dazu das Strukturmodell eines quasi flankengetriggerten D-Flipflops mit einigen Zeitdiagrammen. Bild 6: Zeitdiagramme zu Bild 5 Bild 5: Strukturmodell eines flankengetriggerten D-FFs

12 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 12 5 Einfache Asynchronschaltungen Das Experiment: Relais mit Selbsthaltung (Versionen A, B und C) Formale Beschreibungen (Übertragungsgleichung, Übergangsgleichungen) Analysemerkmale (KSW, Schwingverhalten; Nebenbedingungen) Mit diesem Kapitel möchten wir in die Welt der asynchronen Schaltwerke einführen; eine Weiterführung wird das darauf folgende Kapitel 6 darstellen. Hier wollen wir Grundlagen studieren, die für die Praxis relevant sein können, in der Literatur aber oft nur unzureichend wenn überhaupt behandelt werden. Auch soll das in Kapitel 3 angekündigte im TDI-Labor entwickelte Beschreibungsverfahren eingeführt werden; sein Einsatz zur Schaltungsentwicklung erfolgt erst später in Kapitel 9. Zu Beginn stellen wir eine Schaltung vor, die mehr als ein Jahrhundert alt ist: das Relais mit Selbsthaltung. Das ist eine sehr einfache Speicherschaltung, die der erste Entwickler und Erbauer programmgesteuerter Rechenmaschinen, Konrad ZUSE, in seinen ersten Maschinen vor sich hin klappern ließ; eine ist im Deutschen Museum in München noch zu sehen (sie war als Z3 an der ETH Zürich noch in den 60er Jahren im Einsatz, der Autor hat sie dort in Aktion erlebt ein akustisches Erlebnis der besonderen Art). 5.1 Relais mit Selbsthaltung Nehmen wir an, das Relais in Bild 7 befinde sich im stromlosen Zustand, der Kontakt Q sei also offen, und die Schalter A (Schließer) und B (Öffner) seien nicht betätigt. Öffnen wir den Schalter B, so geschieht nichts: Q bleibt offen. Schließen wir dagegen Schalter A bei geschlossenem Schalter B, fließt ein Strom durch das Relais und schließt den/die Kontakte Q, von denen einer parallel zum Schalter A liegt und ihn nunmehr überbrückt. Öffnen wir nun wieder den Schalter A, geschieht abermals nichts: das Relais bleibt stromdurchflossen, Q also geschlossen. Dagegen bewirkt nun ein Öffnen des Schalters B, daß der Stromfluß durch das Relais unterbrochen wird und Q sich wieder öffnet. Die Wirkung der Schalter A und B hängt also davon ab, in welchem Zustand sich das Relais und damit Q befinden. Wir haben es also mit einem Schaltwerk zu tun, das innere Zustände kennt, sprich Speicherverhalten zeigt (allgemein handelt es sich um einen Automaten). Da kein Takt beteiligt ist, spricht man von einem asynchronen Schaltwerk.

13 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen Formale Beschreibungen: Übertragungsgleichung und Übergangsgleichungen Den eben in Prosa geschilderten Sachverhalt kann man in einer Tabelle zusammenfassen. Es sei an Kapitel 3 erinnert, wo wir mit Q den vorherigen und mit Q + den auf eine Änderung der Eingangsvariablen folgenden Zustand bezeichnen. Für einen geöffneten Schalter schreiben wir in unserer Tabelle den Wert '0', für einen geschlossenen den Wert '1'. Ist das Relais stromlos, Q also offen, schreiben wir '0', und für den Fall, daß es vom Strom durchflossen wird, der Kontakt bzw. die Kontakte Q geschlossen werden, schreiben wir '1'. Damit ergibt sich die Wahrheitstafel nach Tafel 1. Tafel 1: Wahrheitstafel zu Bild 7 A B Q Q Tafel 2: Tafel 1 verkürzt A B Q Q Diese verkürzte Tafel kann man auch aus der vollständigen dadurch gewinnen, indem nur die stabilen Zustände (hier <0,2,3,4,7>) berücksichtigt werden und die Spalte für Q entfällt. Aus Tafel 1 lesen wir folgende Funktion ab: Q + = AB v BQ, und es ergibt sich die obenstehende verkürzte Wahrheitstafel. Eine Darstellung Q + = f(a,... Q) nennen wir die Übertragungsgleichung für das Schaltwerk mit den Eingängen A,... und dem Ausgang Q. Für das Folgende betrachten wir (ABQ) 2 als Dualzahl und benennen die Zeilen der vollständigen Wertetafel (Tafel 1) nach deren Dezimaläquivalent (DÄ). Nun interessieren wir uns aber nicht mehr für Q +, sondern dafür, wann Q gesetzt wird (Q C ) und wann es rückgesetzt wird (Q& C ). Wir sehen, daß in Zeile 6 gesetzt und in den Zeilen 1 und 5 gelöscht wird, das heißt, es gelten: Q C = ABQ& und Q& C = B&Q. Das Gleichungspaar der Art Q C = Q& v f(a,... ) und Q& C = Q v f(a,... ) nennen wir die Übergangsgleichungen für das Schaltwerk mit den Eingängen A,... und dem Ausgang Q. Es reflektiert eine dynamische Sichtweise, nämlich die Ereignissicht, eines Schaltwerkes, während die Übertragungsgleichung eine statische Sichtweise, nämlich die Zustandssicht, repräsentiert. Die Übergangsgleichungen wurden vom Verfasser in die Lehre eingeführt und weiter entwickelt. In der Schaltungssynthese führen sie ebenfalls korrekte Lösungen, die sich aber meist von den Übertragungsgleichung(en) unterscheiden. Werden optimierte Lösungen gesucht, führen beide Sichtweisen auf dieselben Lösungsmengen.

14 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 14 Beide Sichtweisen lassen sich in einander transformieren, wie Verf. an anderer Stelle gezeigt hat: Q C = Q + Q& und Q = Q Q + sowie Q + = Q C :* Q& C :* Q (:* ist das für den Antivalenzoperator genormte Symbol). Dies läßt sich am oben gegebenen Beispiel leicht nachvollziehen; dies sei dem Leser überlassen. 5.3 Analysemerkmale Betrachten wir noch einmal die vollständige Wertetafel (Tafel 1) in einer leicht modifizierten Form! Dann fällt auf, daß es für gegebene Eingangssignal-Belegungen zwei Fälle zu unterscheiden gibt: flüchtige und stabile Zustände, wobei hier die flüchtigen in stabile Zustände übergehen. So geht beispielsweise der Zustand <1> in den Zustand <0> über, und zwar in einer Zeit, die durch die Gatterlaufzeiten bestimmt wird. Änderungen an den Eingängen dürfen also nur in Zeiten erfolgen, die größer als die maximale Gesamtlaufzeit sind. Tafel 3: Flüchtige und stabile Zustände DÄ A B Q Q s f s s s f f s Unter n-schrittigen Eingangssignaländerungen verstehen wir solche Änderungen der Eingangssignal-Belegungen, bei denen sich unter den soeben genannten Voraussetzungen genau n Eingangsvariable "gleichzeitig" ändern. Das ist technisch allerdings nicht realistisch, vielmehr kann es nur einschrittige Änderungen geben; denn die Wahrscheinlichkeit für "Gleichzeitigkeit" ist beliebig klein. Problematisch werden mehrschrittige Signalwechsel, wenn der Endzustand dabei nicht voraussehbar ist. Setz- und Löschzustände im vorliegenden Beispiel ist <7> ein stabiler Setzzustand, und <0> und <4> sind stabile Löschzustände sind vorhersehbar, Speicherzustände dagegen nicht. Solche Signalwechsel heißen kritische Signalwechsel (KSW). Bild 8: Kritischer Signalwechsel Wir machen uns das an folgendem Beispiel klar: dem Übergang von (A,B,Q) = (1,0,0) nach (A,B,Q) = (0,1,?). Wir müssen zwei Fälle unterscheiden: Zum einen sei A schneller als B, zum andern sei es umgekehrt. Dann werden die Zustände gemäß Bild 8 durchlaufen.

15 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 15 Man erkennt, daß im ersten Fall (A ändert sich vor B) der stabile Löschzustand <0> erreicht und dann als <2> gespeichert wird, und im zweiten Fall nach dem flüchtigen Setzzustand <6> der stabile Setzzustand <7> erreicht wird, der dann als <3> gespeichert wird. Die Analyse von Asynchronschaltungen hinsichtlich KSW ist also von nicht zu unterschätzender Bedeutung, wird aber in der Literatur nur selten behandelt. Wie wir in den beiden folgenden Kapiteln sehen werden, wird ein solcher KSW beim SR- Auffang-FF zwangsweise durch den Takt ausgelöst, wenn sich das Flipflop im irregulären Zustand befindet. Abhilfe läßt sich auf zweierlei Weise schaffen: (a) man sorgt durch Verzögerungsschaltungen dafür, daß ein Signalweg sicher langsamer wird, oder (b) man "verbietet" den Quellzustand durch eine Nebenbedingung, deren Einhaltung ggf. durch eine besondere Schaltung sichergestellt wird. Im vorliegenden Beispiel würde diese Nebenbedingung dann AB' = 0 lauten. Sie wäre Für den Fall A=1 und B=0 verletzt. Wir können diese Nebenbedingung auch in unsere Übertragungsgleichung einbauen und erhalten dann: Q + = AB v BQ = AB v BQ v 0 = AB v BQ v AB' = A v BQ, und auch die Übergangsgleichung für Q C läßt sich zu Q C = ABQ& = (AB v AB')Q& = AQ& vereinfachen. Es gibt Autoren, die nebenstehende Schaltung als "(statisches) JK-Flipflop" verkaufen. Die Übertragungsgleichung dieser Schaltung lautet Q + = JQ& v K'Q und stimmt formal mit der (allerdings taktbereinigten) Formel für das JK-Zähl- Flipflop überein. Man sieht aber aus obiger Formel sofort, daß für (J,K) = (1,1) der Ausgang Q + zu Q& wird, das heißt, daß Bild 9: "Statisches JK-Flipflop" beide Zustände <6> und <7> flüchtig sind, mithin das sogenannte "JK-Flipflop" nach Bild 9 bei (J,K) = (1,1) schwingt. Bei einem echten JK-Zähl-Flipflop ergibt sich dagegen aufgrund schaltungstechnischer Maßnahmen eine stabile Signalumkehr am Ausgang Q. Würden wir beim JK-FF nach Bild 9 das Schwingen mit der Nebenbedingung JK=0 ausschließen, erhielten wir übrigens ein simples SR-Basis-Flipflop, bei dem dann die Nebenbedingung SR=0 zum Ausschluß des irregulären Zustands erfüllt wäre.

16 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 16 Verf. hat an anderer Stelle gezeigt, daß man bei einem (ungetakteten) asynchronen Schaltwerk Schwingverhalten durch den Ansatz Q C (Q') Q' C (Q) 0 erkennen kann, wobei die linke Seite dieser Relation die Eingangsbelegungen angibt, bei denen die Schaltung schwingt. Der Ausdruck Q (ξ) bezeichnet die "scharfe" BOOELEsche Differentiation von Q nach ξ, wobei ξ und ξ' als verschiedene Variablen angesehen werden, also die Regel Q (ξ) = Q ( ξ') nicht mehr gilt. Im vorliegenden Fall gelangen wir zur Aussage JK = 0, das heißt, daß beide Eingänge nicht gleichzeitig '1' sein dürfen. Diese Aussage kann auch als Nebenbedingung (NB: JK=0) interpretiert werden. 5.4 Experimente Die hier vorgestellten asynchronen Schaltungen lassen sich sehr einfach mit dem DigitalSimulator und auf Digitaltrainern realisieren. Auch das Schwingen ist mit dem Digitalsimulator gut zu sehen, auf den Digitaltrainern wegen der geringen realen Laufzeitdifferenzen jedoch kaum, hier wäre ein Oszilloskop nützlich. Beim Einsatz einer SPS müssen Rückführungen über externe Kabelverbindungen erfolgen. Die Zykluszeit der SPS entspricht dann im Wesentlichen den Gatterlaufzeiten.

17 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 17 6 Basis-Flipflops RS-Basis-Flipflop RðSð-Flipflop Irreguläre Zustände Einhaltung der Nebenbedingung Basis-Flipflops mit D-Verhalten (DV, Majoritätsgatter) Bereits im vorangegangenen Kapitel 5 sind wir einem "Flipflop" begegnet. Allgemein versteht man unter einem Flipflop ein Schaltwerk, das, gesteuert über seine Eingänge, zwei Zustände einnehmen kann. Insofern wären auch die einfachen Speicherschaltungen des vorangegangenen Kapitels Flipflops. Wir präzisieren deshalb, indem wir festlegen, daß Flipflops diese Zustände an zwei Schaltelementen unabhängig voneinander zur Verfügung stellen; dabei brauchen nicht notwendig beide Signale nach außen geführt zu werden. Typisch für Flipflops ist, daß diese Signale über Kreuz auf die Eingänge eingespeist werden. Streng genommen handelt es sich hier um Biflops; denn darüber hinaus gibt es auch Multiflops, bei denen n Gatter mit n Eingängen auf diese Weise mit einander verschaltet werden. Das Prinzip dieser Kreuzkopplung ist übrigens schon bei der ECCLES-JORDAN-Schaltung, einer mit Röhren realisierten bistabilen Kippschaltung, angewandt worden. Ein Basis-Flipflop wir schreiben auch "B-FF" ist ein ungetaktetes Flipflop, also ein ungetaktetes asynchrones Schaltwerk. Wird ein Takteingang vorgesehen, der die an den sog. Vorbereitungseingängen liegenden Signale in die Schaltung übernimmt, sprechen wir von einem Auffang-Flipflop, kürzer A-FF. Den Takteingang nennt man auch einen Auslöseeingang. Für Zählschaltungen geeignete Flipflops nennen wir Zähl-Flipflops, kurz Z-FFs. Sie können aus einem Speicher oder zwei Speichern bestehen, und die Auslösung kann mit dem Taktzustand oder mit der Taktflanke erfolgen. B-FFs werden in diesem, A-FFs im nächsten und Z-FFs im achten Kapitel behandelt. 6.1 Das RS-Basis-Flipflop Aus der Kreuzkopplung zweier NOR-Gatter erhält man das RS-Basis-Flipflop. Um seine Wirkungsweise zu ermitteln, empfiehlt es sich, die Eingänge zunächst mit A und B und die beiden Ausgänge mit X und Y zu bezeichnen, siehe Bild 10. Wir finden: X + = A w& Y und Y + = B w& X. Auf der Grundlage dieser beiden Gleichungen kann man die Bild 10: Ein Basis-FF vollständige Analysetafel aufstellen, siehe Tafel 6. Zur Entkopplung der beiden Ausgänge setzen wir nun in X + den Wert des eingeschwungenen Ausgangs Y = B w& X ein und bei Y + entsprechend X = A w& Y. Dann ergeben sich:

18 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 18 X + = A&B v A&X und Y + = AB& v B&Y. Tafel 4: Folgezustandstafel für das Basis-FF gemäß Bild 10 A B Y Y + X Bild 11: Das RS-Basis-Flipflop Tafel 5: Wahrheitstafel für das RS- Basis-Flipflop mit Nebenbedingung S R Q Q Wenn wir uns dazu die Folgezustandstafel Tafel 4 ansehen, fällt auf, daß man den Ausgang Y mit '1'-Signal an A setzen und mit '1'- Signal an B wieder löschen (rücksetzen) kann. (Natürlich ist die Schaltung symmetrisch, so daß man eine entsprechende Aussage auch für X hätte treffen können.) Es ist daher üblich, Y mit "Q", A mit "S" und B mit "R" zu bezeichnen. Dann lautet die Übertragungsgleichung für unser RS-Basis-Flipflop Q + = SR& v R&Q. Für den anderen Ausgang kann man, wie eben angedeutet, eine ähnliche Übertragungsgleichung angeben. Wie man auch aus der Folgezustandstafel (Tafel 4) ersehen kann, sind zudem beide Ausgänge zueinander invers, allerdings mit Ausnahme des Falles S=R=1: dann sind beide Ausgänge gelöscht. Dieser Fall wird als irregulär angesehen und kann durch die Nebenbedingung SR=0 ausgeschlossen werden. Diese Situation wird in Tafel 5 angenommen, und auch das international übliche Symbol spiegelt nur diesen Fall wider! In der Literatur findet man oft ein Fragzeichen "?" für den irregulären Fall. Das ist falsch; denn wir wissen ja, daß das RS-B-FF dann '0' an Q (und an Q&) zeigt. Da Löschzustände überwiegen, spricht man hier auch von Löschdominanz. Daneben gibt es auch Setzdominanz und Speicherdominanz, wie wir später sehen werden. 1 1 (Ohne Nebenbedingung SR=0 steht für " " eine 0.) Aus der Folgezustandstafel für das RS-Basis-Flipflop lesen wir die beiden Übergangsgleichungen ab: Q C = SR&Q& und Q& C = RQ.

19 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 19 Man kann übrigens die Nebenbedingung SR=0 in die Übertragungsgleichung ebenso einbauen wie in die Übergangsgleichungen: Q + = SR& v R&Q = SR& v R&Q w 0 = SR& v R&Q w SR = S v R&Q und Q C = SR&Q& = (SR& v 0)Q& = (SR& v SR)Q& = SQ&, Q& C = RQ (kein Vereinfachungsbedarf). Wir fassen zusammen: Übertragungsgleichung: Q + = S v R&Q mit SR=0 Übergangsgleichungen: Q C = SQ& Q& C = RQ mit SR=0 Es sind noch einige Anmerkungen zur vollständigen Analysetafel (Tafel 6) zu machen. Wir haben sie an das RS-B-FF angepaßt. Tafel 6: Vollständige Analysetafel für das RS-B-FF S A R B Q Y Q& X Q + Q& + Y + X Für (S,R)0{(0,1),(1,0),(1,1)} gibt es je einen stabilen Zustand und für (S,R)=(0,0) zwei, nämlich die beiden Speicherzustände; sie sind alle in Tafel 6 farblich unterlegt. Das sind die Zustände, die in der Wahrheitstafel (verkürzte Folgezustandstafel), hier Tafel 5, zusammengefaßt sind. Vom Speicherfall abgesehen, geht jeder flüchtige Zustand in den jeweiligen stabilen Zustand über, insofern ist Tafel 5 ganz korrekt. Dagegen zeigt der Speicherzustand eine Anomalie, nämlich die Möglichkeit zu schwingen! Allerdings ist dies nur möglich, wenn beide FF-Ausgänge '0' oder '1' zeigen. Der Fall (Q,Q&)=(1,1) kann regulär nicht eintreten, der Fall (Q,Q&)=(0,0) dagegen bei Nichteinhaltung der Nebenbedingung schon. Dann müßte es allerdings den unwahrscheinlichen freilich nicht völlig auszuschließenden Fall eines echten KSW geben. Der wurde in der Tat einmal im TDI-Labor beobachtet dann nie mehr. Auch dieses anomale Verhalten der Schaltung verlangt nach Aufstellen und Einhalten der Nebenbedingung SR=0.

20 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen Das RðSð-Basis-Flipflop Bild 12: Das RðSð-Basis-Flipflop Bei der Kreuzkopplung zweier NAND- statt NOR-Gatter entsteht ein weiteres Basis-Flipflop, das ähnlich behandelt werden kann, wie das RS- Basis-Flipflop aus Abschnitt 6.1, so daß wir uns im Folgenden auf Andeutungen beschränken können. Das neue Flipflop heißt RðSð-Basis-Flipflop, wobei A zu Sð, B zu Rð und X zu Q definiert werden. Es gelten dann wieder: Übertragungsgleichung: Q + = S v R&Q mit SR=0 Übergangsgleichungen: Q C = SQ& Q& C = RQ mit SR=0 Damit X=Yð gilt, muß wieder durch eine Nebenbedingung, nämlich Að Bð=SR=0, der irreguläre Fall (Sð,Rð)=(0,0) mit der Folge (X,Y)=(0,0) ausgeschlossen werden. Anmerkung: Zu diesen Erkenntnissen gelangt man natürlich viel einfacher durch Anwendung des in einer binären BOOLEschen Algebra ( B,v,w) geltenden Dualitätsprinzips: (( B,v,w),x0 B ) (( B,w,v),xG0 B ) Wir stellen die Folgezustandstafel und die Wahrheitstafel (verkürzte FZT) zusammen. Tafel 7: Vollständige Folgezustandstafel für das RðSð-Basis-Flipflop Sð Rð Q Q Tafel 8: Wahrheitstafel für das RðSð- Basis-Flipflop mit Nebenbedingung Sð Rð Q Q (Ohne Nebenbedingung SR=0 steht für " " eine 1.) In der Literatur wird ein "Flipflop", bestehend aus je einem kreuzgekoppelten NOR- und NAND-Gatter erwähnt. Dies scheint nie ausprobiert, geschweige denn theoretisch untersucht worden zu sein. Denn wir können aus dem Strukturmodell ablesen: X + = A v& Y und Y + = B &w X, was nach entkoppelndem Einsetzen X + = A& v B v X und Y + = AB&Y Bild 13: Ein sinnloses Basis-Flipflop

21 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 21 ergibt. Die entkoppelte Formel für Y + zeigt sofort, daß dieser Ausgang nie gesetzt werden kann. Sollte dies infolge einer Störung bei (A,B)=(1,0) dennoch geschehen sein, würde die '1' an Y gespeichert, mit jeder Änderung der Eingänge aber wieder gelöscht. Die nicht entkoppelte Formel für X + liefert uns darauf hin, daß X nicht gelöscht werden kann. Sollte bei (A,B)=(1,0) dennoch infolge einer Störung eine '0' entstanden sein, würde diese an X gespeichert, aber jede Änderung an den Eingängen hätte dauerndes Setzen zur Folge. Rein formal würden dies auch die aus den Übertragungsgleichungen abgeleiteten Übergangsgleichungen für die Ausgänge X und Y ergeben und natürlich auch die Folgezustandstafeln. Wir wollen dies hier nicht weiter vertiefen, aber der erneute Hinweis auf Unzulänglichkeiten oder Fehler in Veröffentlichungen sei nachträglich gestattet Einhaltung der Nebenbedingung Die Bedeutung der Nebenbedingung haben wir bereits in den vorhergehenden Abschnitten herausgestellt. Nun fragen wir uns, mit welchen schaltalgebra-ischen Mitteln wir für die automatische Einhaltung der Nebenbedingung sorgen können. Solche Vorkehrungen sind trivialerweise natürlich entbehrlich, wenn aufgrund entsprechender Szenarien der Fall ausgeschlossen ist, den die Nebenbedingung verbietet, wie das beispielsweise bei den "echten" JK-Zähl-Flipflops der Fall ist. Bild 14: Vorbeschaltung zur Einhaltung der Nebenbedingung AB=0 Der Grundgedanke ist der, daß wir für unser asynchrones Schaltwerk eine Vorbeschaltung wählen, die dafür sorgt, daß statt des auszuschließenden Falles eine erlaubte Eingangssignalkombination generiert wird. Wir haben dies für unser RS-Basis-Flipflop in Bild 14 angedeutet. Die Belegung für (S,R)=(1,1) hinsichtlich (A,B) steht uns frei, wir nennen sie (x,y). Dann erhalten wir die Wahrheitstafel gemäß Tafel 9. Tafel 9: Dekoder in Bild 14 S R A B x y Zu Tafel 9: (x,y)=(1,0): Setzdominanz (x,x)=(0,1): Löschdominanz (x,y)=(0,0): Speicherdominanz Hierfür ist jeweils AvB = 0 erfüllt.

22 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen Basis-Flipflops mit D-Verhalten (DV-B-FF, Majoritätsgatter) Um Speicherdominanz zu erzwingen, könnte man nach dem eben Gesagten x=y=0 wählen und damit A=SR& und B=S&R erhalten; die Nebenbedingung AB=0 ist damit ersichtlich gewährleistet. Tafel 10: Basis-Flipflop für (x,y)=(0,0) S R Q Q Q Sehen wir uns aber die Wahrheitstafel für dieses Basis- Flipflops an, stellen wir fest, daß die beiden Speicherzustände nur durch Inversion beider Eingangsvariablen A und B erreicht werden können. Aufgrund der Symmetrie der Flipflop-Eingänge sind damit zwei kritische Signalwechsel vorprogrammiert. Das wäre für den praktischen Betrieb äußerst ungünstig! Abhilfe schafft hier eine Vorbeschaltung, die für unmittelbare Nachbarschaft der beiden Speicherzustände sorgt: A=SR und B=S&R, womit wiederum AB=0 erfüllt ist. Dieses Basis-Flipflop ist unter dem Namen DV-FF in die Literatur eingegangen. Dabei heißt der S-Eingang jetzt D und der R-Eingang V. Strukturmodell und vollständige Folgezustandstafel für dieses Basis-Flipflop geben wir im Folgenden an sowie die Übertragungsgleichung und die Übergangsgleichungen, die sich durch einfaches Ersetzen in den bekannten Gleichungen für das RS-Basis-Flipflop ergeben. Q + = DV v V&Q Q C = DVQ& Q& C = D&VQ Man erkennt unmittelbar, daß das Flipflop den D-Eingang genau dann speichert, wenn V=1 ist, ansonsten wird der vorhergehende Zustand gespeichert. Zwar können beim DV-Basis-Flipflop die beiden Speicherzustände ohne KSW ineinander überführt werden, aber es gibt dennoch zwei KSW, die aber nicht stören müssen: von (D,V)=(1,1) nach (0,0) und von (D,V)=(1,0) nach (0,1).

23 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 23 Tafel 11: Vollständige Folgezustandstafel des DV-Basis-Flipflops Bild 15: Ein Strukturmodell des DV-Basis-Flipflops D V Q Q Eine interessante Variante stellt die Rückkopplung eines 2-aus-3-Majoritätsgatters dar. Es ergibt sich, wie sich nach den bisherigen Ausführungen leicht nachvollziehen läßt, ein Basis-Speicher mit D-Verhalten, das heißt, auch diese Schaltung besitzt zwei Speicherzustände, allerdings können sie nicht ohne KSW ineinander überführt werden, wie Tafel 12 zeigt. Tafel 12: Wahrheitstafel zu Bild 16 A B Q Q 1 0 Q Q + = AB v (A v B)Q Q C = ABQ& Q& C = Að BðQ Bild 16: Ein Speicher auf der Basis Auch die Rückkopplung eines 1-auf-2-Multiplexers ist interessant und sei zur Erforschung empfohlen. 6.5 Eine Anwendung von RS-Basis- Flipflops: Schalter-Entprellung Bild 17 zeigt die Anwendung des RðSð-Basis- Flipflops zur Entprellung von Schaltern. Dabei wird ausgenutzt, daß die Kontakte des Schalters im geöffneten Zustand wegen der Ziehwiderstände nach +U B auf '1' liegen und damit der (wohldefinierte!) Speicherzustand eingenommen wird. Das kommt einem Entprellen des Schalters gleich. Bild 17: Entprellung eines Schalters mit Hilfe eines RðSð-B-FFs

24 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen Experimente Version A Die Schaltwerke, die wir in den Bildern 11 bis 13, 15 und 16 vorgestellt und besprochen haben, lassen sich sehr gut mit dem DigitalSimulator nachvollziehen. Man beachte, daß das in Bild 15 dargestellte DV-Basis-Flipflop rein auf der Basis von NAND2-Gattern zu realisieren ist. Der DigitalSimulator hält auch ein fertiges RS-Basis-Flipflop bereit. Dieses ist allerdings nicht korrekt simuliert wie übrigens auch die asynchronen Setz- und Rücksetzeingänge bei zum Beispiel den JK-Zähl-Flipflops ; denn der irreguläre Fall wird ersetzt durch den Setz-Fall. Dazu hätte auch das Symbol mit entsprechende Zusätzen versehen werden müssen, wie es die DIN/ISO vorschreiben. Wir bedauern diesen Fehler; denn dadurch ist es nicht möglich, in umfangreicheren Schaltungen dieses Symbol anstelle der kreuzgekoppelten NOR2-Gatter einzusetzen, was mache Editierarbeit erleichtern würde. Übrigens kann man bei dem in der Literatur als sinnvoll angenommenen aber doch sinnlosen Flipflop nach Bild 13 auch den einzigen Löschzustand an X bei (A,B)=(1,0) nachbilden, indem man die Leitung von Y an den einen NAND2-Gatter-Eingang bei laufender Simulation bei den richtigen Schalterstellungen zuletzt legt. Dann entstehen (X,Y)=(0,1), wohin man nach irgend einer Änderung von A oder B nie mehr kommt, da dann (X,Y)=(1,0) immer bleibt Version B Da eine SPS alle Eingänge gleichzeitig einliest, dann gemäß Programm verarbeitet und dann schließlich alle verwendeten Ausgänge gleichzeitig belegt, müssen die Kreuzkopplungen durch externe Kabelverbindungen realisiert werden! Erst dadurch kommen dann für die Simulation gewünschten Laufzeit-Effekte (Zeitverzögerung etwa gleich Zykluszeit) zustande Version C Auch auf einem Digitaltrainer lassen sich alle Schaltungen leicht nachvollziehen. Dort arbeiten auch die RS- bzw. RðSð-Basis-Flipflops den Schaltbildern entsprechend korrekt, d.h. die irregulären Zustände stellen sich auch als solche dar, wie dies nicht nur aufgrund des Normsymbols, sondern auch beim Einsatz entsprechender Bausteine (beispielsweise SN74279: Quadruple Sð-Rð Latches (Original-Bezeichnung von Texas Instruments)) auch zu erwarten wäre.

25 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 25 7 Auffang-Flipflops Bedeutung von Auffang-Flipflops bei Wettlaufproblemen (races) Vorbereitungseingänge und Auslöseeingang RS- und D-Auffang-Flipflop In diesem Kapitel stellen wir erstmals getaktete Flipflops, und zwar sogenannte Auffang-Flipflops (A-FFs) vor. Ihre Aufgabe besteht in der Hauptsache darin, Laufzeiteffekte durch Synchronisation der interessierenden Signale mit einem Taktsignal zu beseitigen, gewissermaßen "aufzufangen". Daß man die Basis-Flipflops, die wir in Kapitel 6 kennengelernt haben, über UND-Verknüpfungen mit einem Takt steuern kann, ist unmittelbar einsichtig. Dennoch werden wir im D-Auffang-Flipflop ein neues Flipflop kennenlernen. Auch müssen wir uns über kritische Signalwechsel (KSW) klar werden, die durch die Taktung ausgelöst werden können. 7.1 Hasards und Laufzeitprobleme Laufzeitunterschiede von Eingangs- oder von Zwischensignalen können bei der Bildung von Zwischen- bzw. Ausgangssignalen zu Problemen führen: Es treten Hasards auf. Man unterscheidet statische und dynamische Hasards. Entsteht vor der Bildung des gewünschten Ausgangssignals ein kurzzeitiger Störimpuls, liegt ein dynamisches Hasard vor. Eine weitere Differenzierung ist nicht üblich (wäre gleichwohl möglich). Hasards kann man auch nach ihren Ursachen unterscheiden. Entsteht ein Hasard wegen unterschiedlicher Verzögerungen einzelner Eingangssignaländerungen, spricht man von einem Funktionenhasard. Ist dagegen die Schaltungsstruktur Ursache für ein Hasard, nennt man es Strukturhasard. Statt von Hasards spricht man (vor allem im Zusammenhang mit Kodes/Zählern) auch von glitches. Statische Hasards Ein statisches Hasard ist ein kurzzeitige Störimpuls nach der Bildung des gewünschten Ausgangssignals. Genauer spricht man von einem statischen ξ-hasardfehler, wenn das erwartete Signal den Wert ξ (ξ0{0,1}) hat und das Fehlsignal kurzfristig den Wert &ξ annimmt. In Kapitel 4 haben wir bereits ein statisches Hasard kennengelernt. Wir wollen unsere Beobachtungen nun verallgemeinern. Sei x i eine Eingangssignalbelegung einer Schaltung und x j eine auf sie folgende, wobei sich die beiden Belegungen von einander unterscheiden und dies zu einem ξ-hasardfehler führt, dann kann man dies für eine Ausgangsfunktion y=f(x) so beschreiben: y i = f( x i ) = y j = f(x j ) = ξ, wobei ξ0{0,1}.

26 Prof. Dipl.-Phys. T. Drescher digitaler Schaltungen 26 Beispiel für ein statisches Funktionenhasard Funktion: y = ab& v ac& wobei mit x=(c,b,a) x 7 = (1,1,1), dann x 2 = (0,1,0) die Belegungen seien. Die Funktion für y sei genau der angegebenen Formel entsprechend mit Gattern realisiert, siehe Bild 18a. Bild 18a Bild 18b: Statischer 0-Hasardfehler (Funktionenhasard) Hier sind y 7 = f(c=1,b=1,a=1) = 0 und y 2 = f(c=0,b=1,a=0) = 0, also beide gleich; rein logisch bewirkt also die Belegungsänderung nichts. Aber es entsteht ein Hasard (der hier der Eingangsbelegung (0,1,1) mit y 3 =1 entspricht), einzig auf Grund der unterschiedlichen Laufzeiten der Signale a und c. Derselbe Hasard kann natürlich auch aufgrund struktureller Gegebenheiten auftreten, wenn beispielsweise ein Signal einmal direkt und einmal negiert in einer Verknüpfung auftritt, wobei die Negation einen Laufzeitunterschied impliziert. Das kennen wir von der Schaltung in Kapitel 4. Hier geben wir noch ein anderes Beispiel. Beispiel für ein statisches Strukturhasard Funktion: y = aðb v ac wobei mit x=(c,b,a) x 7 = (1,1,1), dann x 6 = (1,1,0) die Belegungen seien. Die Funktion für y sei genau der angegebenen Formel entsprechend mit Gattern realisiert, und die Signale liegen nur direkt vor, siehe Bild 19a. Bild 19a Bild 19b: Statischer 1-Hasardfehler (Strukturhasard)