Grundlagen der Technischen Informatik

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1 Uiversität Duisburg-Esse PRAKTIKUM Grudlage der Techische Iformatik VERSUCH 3 Flipflops ud Zähleretwurf Name: Vorame: Betreuer: Matrikelummer: Gruppeummer: Datum: Vor Begi des Versuchs sid die Frage, die mit F bis F gekezeichet sid, zu beatworte. Die mit A bis A gekezeichete Aufgabe sid währed des Praktikums zu bearbeite Prof. Dr.Ig. Axel Huger Dipl.Ig. Joachim Zumbrägel Uiversität Duisburg-Esse Fakultät Igeieurwisseschafte Fachgebiet Techische Iformatik Copyright (C) Techische Iformatik

2 Versuch 3: Flip-flops ud Zähleretwurf Eiführug Im voragegagee Versuch wurde eiige eifache Schaltuge mit OrCAD simuliert ud aalysiert. Darauf aufbaued solle u komplexere Schaltuge etworfe ud simuliert werde, wobei u ebe de Logikgatter auch Speicherbauelemete Awedug fide werde. Bei alle logische Schaltuge, die wir bis jetzt bearbeitet habe, hadelte es sich um rei kombiatorische Schaltuge, auch Schaltetze geat. Bei Schaltetze hadelt es sich um eie Kompositio vo reie Logik-Gatter ohe Rückkopplug, das heißt der Ausgag vo Schaltetze ist immer ur vo der aktuelle Eigagsbelegug abhägig. Im Gegesatz dazu, hadelt es sich bei sequetielle Schaltuge (Schaltwerke) um Schaltuge, dere Ausgagssigale icht mehr ausschließlich vo de Eigagssigale der Schaltug abhägig sid, soder zusätzlich vo de iere Zustäde der Schaltug. Diese wiederum sid abhägig vo der Sequez der voragegage Eigagssigale. We wir aber iere Zustäde beibehalte wolle, bedeutet dies, dass wir i der Lage sei müsse, Zustäde zu speicher. Speicherbauelemete erfülle diese Forderug. Speicherbauelemete lasse sich i die asychroe ud sychroe Elemete uterteile. Der wesetliche Uterschied liegt dari, dass asychroe Speicherbauelemete zu jedem Zeitpukt ihre Zustad veräder köe, wohigege sychroe Speicherbauelemete ur i bestimmte Zeititervalle bzw. zu bestimmte Zeitpukte ihre Zustad äder köe. Sychroe Speicherbauelemete besitze daher eie Taktleitug (CLK).. Flipflops (FFs) Flipflops sid die allgemeiste ud grudlegedste Speicherbauelemete, die für die Iformatiosspeicherug i digitale Schaltuge beutzt werde. Flipflops köe i eiem vo zwei logische Zustäde verweile ud beötige ei eues Eigagssigal, um ihre Zustad zu äder. Ei Flipflop ka als -bit Speicherbauelemet betrachtet werde. Bei getaktete FFs uterscheidet ma zwische der taktzustadsgesteuerte ud der taktflakegesteuerte Variate. Taktzustadgesteuerte FFs werde auch Latches (egl. Riegel) geat ud zeiche sich dadurch aus, dass währed der aktive Taktphase (z. B. High-Sigal) jede Äderug am Eigag sofort zum Ausgag durchschaltet. Beim taktflakegesteuerte FF higege, wird der Ausgag ur währed eier Taktflake (also beim Wechsel vo 0-> ud/oder vo ->0 ) verädert.. Reset Set (RS) Flipflop Bevor wir die uterschiedliche Flipflopvariate äher erläuter, werde wir kurz auf das RS-Flipflop eigehe ud vo diesem ausgehed erläuter, was Zustadsteuerug, Preset ud Clear bedeute. Das RS-FF ist ei eifaches Speicher FF mit zwei Eigäge, S für das Setze (set) ud R für das Zurücksetze (reset) des FFs. Das RS-FF speichert seie Zustäde solage die Eigäge S ud R gleich 0 sid. Der Ausgag des RS-FFs wird sobald der Eigag S auf gesetzt wird. Eie am R Eigag erzwigt eie 0 am Ausgag. Dieses Verhalte wird durch die Wahrheitstabelle.. veraschaulicht ( ist der vorhergehede Zustad vo + ). /0

3 Versuch 3: Flip-flops ud Zähleretwurf S R + Fuktioalität Beide Eigäge sid 0, der vorherige 0 0 Zustad wird gespeichert Der reset Eigag ist, d.h. der 0 0 Ausgag wird Ist der Setzeigag, so wird das FF 0 gesetzt, d.h. der Ausgag wird. 0 0 Diese Eigagsbelegug sollte ma 0 vermeide: Keie Speicherug, = potetielle Race coditio Tabelle..: Wahrheitstabelle für ei RS-Flipflop RS-Flipflops köe sowohl mit NAND- als auch mit NOR-Gatter aufgebaut werde. Bild.. zeigt de grudlegede Aufbau eies auf NOR-Gatter basierede RS-FF. S R Bild..: Ugetaktetes RS-FF aus NOR-Gatter (RS-LATCH) Bild.. Bild..3 zeigt de Aufbau eies NAND-Gatter basierte RS-FFs mit Taktzustadssteuerug, das dazugehörige Symbolschaltbild zeigt Bild..4. Die Sigale a S ud R wirke sich ur da auf die Schaltug aus, we ei positiver Pegel am CLK-Eigag aliegt (CLK=). Mit Hilfe der Low-Aktive (gekezeichet durch das Negatioszeiche) Eigäge CLR (Clear) ud PRE (Preset) ka das FF uabhägig vo Takt ud Vorzustad i eie wohl defiierte Zustad versetzt werde. Gilt CLR = 0, PRE = so folgt = 0, für CLR =, PRE = 0 folgt =. Die Belegug CLR = 0 ud PRE = 0 gilt es zu vermeide, da sost = = gelte würde, was zum eie bzgl. der Name der Ausgäge ulogisch ist, zum adere zu uvorhersehbare Folgezustäde führe würde. Mit CLR = ud PRE = arbeitet die Schaltug im ormale Modus also als taktzustadsgesteuertes RS-FF. 3/0

4 Versuch 3: Flip-flops ud Zähleretwurf PRE S PRE CLK R CLR CLR Bild..3: Taktzustadgesteuertes RS-FF mit Preset ud Clear Bild..4. Jump Kill (JK) Flipflop Nebe dem RS-Flipflop existiere och eie Reihe weiterer Flipflops. Da sich die verschiedee Flipflop-Arte durch die äußere Beschaltug voeiader uterscheide, wird ei uiverselles Flipflop vorgestellt, ämlich das JK Flipflop. Mit Hilfe dieses Flipflops ist es möglich adere Flipflop-Type zu realisiere. Tabelle.. stellt das zeitliche Verhalte des JK-FF, sowie des RS-FF, D-FF ud des T-FF dar. Dabei steht für de letzte Zustad am Ausgag, ud + für de Zustad, der sich bei der gegebee Eigagsbelegug als Folgezustad am Ausgag eistellt. Ei X bedeutet dabei, dass diese Eigagsbelegug der Eigäge J ud K verhidert werde muss. Iputs + J K JK-FF RS-FF D-FF T-FF X X X X 0 0 X 0 X 0 X X 0 X X 0 Tabelle.. 4/0

5 Versuch 3: Flip-flops ud Zähleretwurf Hier wird kurz auf die Fuktiosweise des JK-FFs eigegage: Falls die Bediguge J = 0 ud K = 0 erfüllt sid, bleibt der Ausgag uverädert erhalte. ("Speicher") Falls die Bediguge J = ud K = erfüllt sid, ädert sich der FF-Ausgag bei jedem Takt ("Toggle"). Falls die Bediguge J = 0 ud K = oder J = ud K = 0 erfüllt sid, werde a de Ausgag auch diese Zustäde weitergegebe, falls diese Zustäde am Ausgag icht bereits herrsche. Die charakteristische Gleichuge für das JK-FF lautet: + = K + J. Wir köe ahad der Wahrheitstabelle (Tabelle..) die Gleichuge ud die Eigäge aderer FFs ableite, die aus dem JK-FF abgeleitet werde köe. Ei RS-FF ka aus eiem JK-FF gebildet werde, idem verhidert wird, daβ die Eigäge J ud K gleichzeitig de logische Pegel "" erhalte. Es soll die Bedigug J K = 0 erfüllt werde..3 Delay (D) Flipflop Wie der Name adeutet, ist der Zweck eies D-FFs das Speicher (oder Verzöger) eizeler Bits. Mit jedem Taktsigal wird das aktuelle Sigal D am Ausgag überomme. Bild.3. zeigt das Gattersymbol eies D-FFs. Ahad der Wahrheitstabelle (Tabelle..) lässt sich erkee, wie ei D-FF aus eiem JK- FF abgeleitet werde ka. Relevat sid für das D-FF ur die Eigagsbeleguge für die gilt, dass J ugleich K ist. Dies lässt sich leicht durch ei NOT-Gatter realisiere (Bild.3.). Somit ist die geforderte Bedigug K = J immer erfüllt. D D J CLK CLK K Bild.3. Bild.3..4 Trigger (T) Flipflop Ereut betrachte wir die Wahrheitstabelle (Tabelle..) um festzustelle, wie ei T-FF aus eiem JK-FF abgeleitet werde ka. Relevat sid für das T-FF ur Eigagsbeleguge für die gilt, das J gleich K ist. Dies wird durch eie Verbidug zwische J ud K sichergestellt (Bild.4.). Somit gilt: T = J = K 5/0

6 Versuch 3: Flip-flops ud Zähleretwurf T J CLK K Bild.4. Die charakteristische Gleichug für T-FFs ka der Wahrheitstabelle etomme werde: + = T Für T = gilt: + =, das bedeutet, dass der Ausgag mit jedem Takt zwische 0 ud umschaltet (Toggle). Das hat zur Folge, dass die Frequez des Ausgagsigals gleich der Hälfte der CLK-Frequez ist. F: Bild. zeigt die Schaltug zweier Flipflops. Welches Flipflop arbeitet als D-FF ud warum? Bild. F: Welcher Zustad ist für ei RS-FF verbote? F3: Mit welche Eigagsbeleguge wird das RS-FF gesetzt bzw. gelöscht? 6/0

7 Versuch 3: Flip-flops ud Zähleretwurf F4: Mache FFs habe zusätzliche Eigäge, wie clear (CLR) ud pre-set (PRE). Welche Fuktio habe diese Eigäge? F5: Notiere Sie de charakteristische Ausdruck für ei D-FF?. Register Ei Register ist ei Schaltkreis, der gaze Datewörter speicher ka. Ei Register etsteht durch die Verbidug mehrerer FFs. Also besteht ei -bit Register aus FFs. Bild. veraschaulicht ei 4 Bit Register aus D-FFs. Bild. F6: Wie muss die serielle Eigagssequez für de Eigag D laute, damit das Muster (D 3 D D D 0 ) = (00) i dem 4-Bit-Register gespeichert wird? 7/0

8 Versuch 3: Flip-flops ud Zähleretwurf F7: Wo ka ei Register agewedet werde? Nee Sie zwei Beispiele. F8: Wie würde Sie die Schaltug i Bild. äder, um ei Rig-Register zu erzeuge? Erkläre Sie Ihre Atwort ud zeiche Sie die Modifikatio i das Bild. 3. Zähler Bevor wir us mit dem Etwurf eies Zählers beschäftige, wolle wir kurz auf die charakteristische Gleichuge vo Schaltetze bzw. Schaltwerke eigehe. Für kombiatorische Schaltuge (Schaltetze) gilt, dass die Ausgäge () immer ur vo der aktuelle Eigagsbelegug (X) abhägig sid. Es gilt also: = f ( X Der Ausgag eier sequetielle Schaltug (Schaltwerk) higege, hägt icht ur vo gegewärtige Eigäge, soder auch vo de iere Zustäde der Schaltuge ab, die wiederum aus vorhergehede Eigäge resultiere. Folglich gilt: = f ( X Eie der typischste Aweduge für sequetielle Schaltuge ist ei Zähler. Besitzt der Zähler außer dem Takteigag keie weitere Eigäge, so hägt der Zustad des Zählers ur vom vorhergehede Zustad ab: ), = f ( 3. (5-3-- Code) Zähler Im Praktikum soll ei (5-3-- Code) Zähler etwickelt werde, der über ei Schaltetz eie 7-Segmet-Azeige asteuert. Die Dezimalzahle 0-9, die später auf der 7-Segmet-Azeige dargestellt werde, sid im Code codiert (siehe Tabelle 3..). Das Schaltwerk soll mit eiem Takt (CLK) die Sequez 0,,,3,4,5,6,7,8,9,0,, geeriere, d.h. die 7-Segmet- Azeige soll acheiader die eizele Dezimalzahle darstelle ud folglich ach der Zahl 9 wieder mit der 0 begie. Bevor wir mit dem eigetliche Etwurf begie, och eiige Erläuteruge: Aufwärtszähled bedeutet, dass der Zähler ausgehed vom aktuelle Zählerstad mit dem ächste Takt de ächsthöhere Wert aimmt. Selbstalaufed bedeutet, dass der Zähler zusätzlich beim Eischalte mit dem Startzustad (hier 0) begit. ) ) 8/0

9 Versuch 3: Flip-flops ud Zähleretwurf Bei eiem sychroe Zähler werde alle Flipflops durch eie gemeisame Takt gesteuert. Bei eiem asychroe Zähler werde die Flipflops icht durch eie gemeisame Takt gesteuert, soder werde z.b. vo de Ausgäge aderer Flipflops getaktet. Der Code ist ei 4-Bit Biärcode, wobei die jeweilige Bit-Stelle geau dem Dezimalwert etspreche, wie er im Name vorgegebe ist. Beispiel: Dezimal 7 4-Bit Dual Code : 0 = = 7 4-Bit Code : 00 = = 7 3. Etwurf des Schaltwerks für eie (5-3-- Code) Zähler Es soll u der Zähler mit Hilfe vo vier JK-FFs realisiert werde. Dazu ist die Codierugstabelle des Zählers wie folgt gegebe: Dezimalzahl (Zählerzustad) Stellewert/FF-Ausgäge Tabelle 3.. Es stellt sich u die Frage, wie die eizele FFs miteiader verbude werde müsse, um die Fuktioalität des Zählers so zu realisiere, dass sie der Wahrheitstabelle (Tabelle 3..) etspricht. Dazu betrachte wir zuächst die Ausgagsgleichug + eies FFs: + (,, a = f b, a c d ) a 9/0

10 Versuch 3: Flip-flops ud Zähleretwurf Für die charakteristische Gleichug des JK-FFs gilt : a + = K a + J a Wir müsse u die allgemeie Ausgagsgleichug i eie Form brige, die us de Koeffizietevergleich mit der charakteristische Gleichug erlaubt, so dass wir Folgedes ableite köe: J a = f ( b, c, d ) K a = f ( b, c, d ) Um die Ausgagsgleichuge für die FFs zu bestimme, soll u ei KV-Diagramm verwedet werde. F9: Vervollstädige Sie das KV-Diagramm für de Code: X Bild. 3..: KV-Diagramm des Code Nu führe Sie für jedes FF folgede Schritte durch:. Aufliste aller Zählerzustäde ( Z ), für die gilt, dass der Folgezustad Z + des Zählers zu eier a dem jeweilige Ausgag des betrachtete FFs führt ( + = ). +. Bestimme sie u die Ausgagsgleichug a = f ( a, b, c, d ) für das FF etweder mit Hilfe der Wahrheitstabelle oder mit Hilfe des KV-Diagramms (eifacher). 3. Leite Sie u die Gleichuge für J a ud K a her, idem Sie die Fuktio charakteristische Gleichug des FFs vergleiche. 4 a + a mit der 0/0

11 Versuch 3: Flip-flops ud Zähleretwurf Beispiel: Um die Vorgehesweise zu verdeutliche, wird diese am Beispiel der Beleguge für J 3 ud K 3 ausführlicher beschriebe.. Zuächst werde aus der Codierugstabelle des Zählers die Zustäde herausgesucht, dere Folgezustad ( Z + ) dazu führt, dass am Ausgag 3 + eie "" aliegt. Dies ist bei de Zustäde,3,7,8 der Fall, da bei de etsprechede Folgezustäde 3,4,8,9 de Wert aimmt Nu ka mit der Tabelle die disjuktive Normalform für diese 4 Zustäde (,3,7,8) aufgestellt werde oder direkt aus dem KV-Diagramm eie vereifachte Darstellug abgelese werde : + = Hiweis: Bei der Vereifachug muss darauf geachtet werde, dass der Vorzustad i + jedem Term ethalte ist, d.h. beim Aufstelle der Gleichuge für i muss jeder Term de Zustad i ethalte, da sost später kei Vergleich mit der charakteristische Gleichug des JK-FF möglich ist, ohe de Term zu erweiter. 3. Obige Gleichug wird u mit der charakteristische Gleichug des JK-FFs vergliche. Sie lautet für diese spezielle Fall: + = K + J Durch Koeffizietevergleich erhält ma: J 3 = ud K = daraus folgt K 3 = 3 + Zur Bestimmug der adere Fuktioe wird aalog vorgegage. Daraus folgt: + = (folgt aus de Vorzustäde 0,3,5,8) J = K = K = K 0 = = 3 (folgt aus de Vorzustäde,6) + J = 3 K = K = K 0 = /0

12 Versuch 3: Flip-flops ud Zähleretwurf F0: Leite Sie u die Fuktioe für die fehlede Eigäge J 4, K 4 des vierte FFs ab. Verwede Sie icht die Do t care Zustäde! = + 4 J 4 = K 4 = F: Ist es möglich die Fuktio der Eigäge J ud K zu vereifache? We ja, wie? /0

13 Versuch 3: Flip-flops ud Zähleretwurf F: Vervollstädige Sie de Schaltkreis i Bild 3.. uter Verwedug der Gleichuge vo K 3, J 4 ud K 4 Fig. 3..: Couter F3: Was ist der Uterschied zwische eiem sychroe ud eiem asychroe Zähler? Welche Art Zähler stellt der Schaltkreis i Bild 3.. dar? Erkläre Sie Ihre Atwort. 3/0

14 Versuch 3: Flip-flops ud Zähleretwurf 4. Etwurf des Schaltetzes zur Steuerug eier 7-Segmet-Azeige Zur Asteuerug der 7-Segmet-Azeige wird u ei Schaltetz beötigt, welches die Ausgäge des etwickelte Zählers so codiert, dass eie Asteuerug der 7-Segmet-Azeige möglich ist. Die Aordug der eizele Segmete der Azeige ist i Bild 4. gegebe. Ei Segmet leuchtet, sobald es mit eier logische 0 agesteuert wird. Die Schaltug soll so realisiert werde, dass beim Auftrete eier icht defiierte Kombiatio alle Segmete leuchte (d.h. sie werde mit eier logische "0" agesteuert). S S S S S S S S5 S S S5 S S5 S S S5 S S5 S S S5 S S5 S S S5 S S5 S S S5 S S5 Bild 4. F4: Vervollstädige Sie folgede Wahrheitstabelle: Number 4 3 S 7 S 6 S 5 S 4 S 3 S S Tabelle 4.: Wahrheitstabelle der 7-Segmet-Azeige 4/0

15 Versuch 3: Flip-flops ud Zähleretwurf Aus der Wahrheitstabelle ergebe sich für S bis S6 i disjuktiver Normalform: S = ) + ( ) + ( ) ( S = ) + ( ) ( S 3 = ( ) + ( ) + ( 3 ) + ( 4) S 4 = ) + ( ) + ( ) ( S 5 = ) ( 3 4 S 6 = ( ) + ( 3 ) + ( 3 ) + ( 4 ) + ( 4 ) + ( 34 ) F5: Notiere Sie die Disjuktive Normalform für S 7. S 7 = Die Gleichuge wurde vereifacht (KV-Diagramm, Boolsche Alg.) ud laute u: S = ) + ( ) = ( + ) ( S = ) ( 34 S 3 = = ( 3) + ( ) S 4 = ( ) + ( 4) S 5 = ) ( 3 4 S 6 = = ( + 3) F6: Vereifache Sie die Fuktio für S 7 = F7: Vervollstädige sie die das Schaltetz für die 7-Segemet Azeige (ächste Seite). 5/0

16 Versuch 3: Flip-flops ud Zähleretwurf 6/0 Bild 4.

17 Versuch 3: Flip-flops ud Zähleretwurf 5 Hierarchische Blöcke We wir komplexe Schaltuge etwickel, die etspreched viele Bauteile ethalte, werde Schaltuge schell uübersichtlich. Oft besteht auch der Wusch bestimmte Schaltuge zu eier fuktioale Eiheit zusammezufasse, so dass eie solche Eiheit später i adere Schaltuge wieder verwedet werde ka. Um diese Probleme zu löse, bietet OrCAD das Erzeuge vo hierarchische Schaltuge a. Hierarchische Blöcke sid Schaltuge, die zu eier Eiheit zusamme gefügt wurde ud somit als quasi als eu erstelltes Bauteil ierhalb aderer Schaltuge verwedet werde köe. 5. Hierarchische Ports Um eie Schaltug als hierarchische Block verwede zu köe, muss die Schaltug a de jeweilige Ei-ud Ausgäge mit sogeate Hierarchical Ports Aschlüsse versehe werde. Nach dem diese Ports platziert wurde, müsse sie och etspreched beat werde. Um hierarchische Aschlüsse zu platziere wähle Sie Place Hierarchical Port Wähle Sie die Capsym.olb Bibliothek aus. Aus der Parts Liste wähle Sie de Typ des Aschlusses ud beee Sie de Aschluss. Aschließed bestätige Sie mit OK. Jetzt köe Sie de Hierarchical Port auf der Schematic Page so verwede, wie jedes adere Elemet. 5. Hierarchische Blöcke Platziere Hierarchische Blöcke repräsetiere eie Schematic Page. We Sie eie hierarchische Block erstelle, spezifiziere Sie de Name Schematic Page, die der hierarchische Block darstelle soll. Um eie hierarchische Block zu platziere, wähle Sie Place Hierarchical Block im Edit Meü oder verwede Sie das Symbol der Werkzeugpalette. Das Place Hierarchical Block Dialogfeld sollte wie i Bild 5... dargestellt erscheie. Gebe Sie de Name der zu referezierede Schematic Page i das Textfeld Referece ei. Behalte Sie die Eistellug Default bei. Im Feld Implemetatio Type wähle Sie Schematic View aus. Nu köe sie das Feld Implemetatio Name ausfülle. Trage Sie hier de Name des Schematic Folder ei, der die Schematic Page ethält, die sie im Feld Referece agegebe habe. Bild 5..: Place Hierarchical Block 7/0

18 Versuch 3: Flip-flops ud Zähleretwurf Bestätige Sie u ihre Eistelluge mit OK. Sie köe u de hierarchische Block platziere, i dem Sie mit der like Maustaste ei Rechteck zeiche. Falls Sie alle Eistelluge korrekt vorgeomme habe, werde automatisch die Pis des hierarchische Blocks agezeigt. Die Pis korrespodiere mit de Hierarchical Ports, die sie i der zugehörige Schematic Page defiiert habe. 6 Desig ud Simulatio der Gesamtschaltug 6. Schaltwerk des (5-3-- Code) Zählers A: Erstelle Sie ei Aalog or mixed A/D Projekt ud ee Sie es Lab. Beee Sie de Schematic Folder vo SCEMATIC ach Lab um. Die Datei ( Schematic Page ) im Schematic Folder beee sie bitte vo PAGE ach LabCircuit um. A: Erstelle Sie eie eue Schematic Folder ames Couter. I dem Order Couter erstelle Sie eie eue Datei (ew page) ames CouterCircuit. Erstelle Sie i dem Schematic-Fester der Schaltug CouterCircuit die Schaltug, die Sie i Aufgabe F (Bild 3..) gezeichet habe ud platziere ud beee sie die Ports a de Ei- ud Ausgäge der Schaltug. A3: Erstelle Sie ierhalb der Schaltug LabCircuit eie hierarchische Block für de Couter. A4: Simuliere Sie de Hierarchische Block mit etsprechede Eigagssigale um die Fuktioalität zu überprüfe. 6. Schaltetz der 7-Segmet Azeige A5: Erstelle Sie eie eue Schematic Folder ames Cotroller. I dem Order erstelle Sie eie eue Datei (ew page) ames CotrollerCircuit. Erstelle Sie i dem Schematic- Fester der Schaltug CotrollerCircuit die 7-Segmet-Azeige, die sie i Aufgabe F7 (Bild 4.) erstellt habe ud platziere ud beee sie die Ports a de Ei- ud Ausgäge der Schaltug A6:. Erstelle Sie ierhalb der Schaltug LabCircuit eie hierarchische Block für de Cotroller. A7: Verbide Sie die beide hierarchische Blöcke des Couters ud des Cotrollers. 8/0

19 Versuch 3: Flip-flops ud Zähleretwurf 6.3 Simulatio der Gesamtschaltug Bild 6.3. zeigt die zu erstellede Gesamtschaltug. Bild 6.3.: Gesamtschaltug A8: Simuliere Sie die Schaltug mit etsprechede Eigagssigale um die Fuktioalität zu überprüfe. 9/0

20 Versuch 3: Flip-flops ud Zähleretwurf Digital Compoets Symbol-Name Type-Number Library NOT AND -Iput AND 3-Iput NAND -Iput NAND 3-Iput NAND 4-Iput OR -Iput NOR -Iput NOR 3-Iput XOR JK-FF with CLR JK-FF with PRE/CLR JK-FF with CLR JK-FF with PRE/CLR D-FF with PRE/CLR D-FF D-TYPE REGISTER REGISTER FILE O.C. PRESETTABLE BINARY COUNTER BINARY COUNTER ROM Iput, 8 Output 3 bytes memory 74L3A 74ls LS A ROM ls 7400 BREAKOUT 0/0