Signale und Systeme B

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1 Fakultät für Elektrotechik ud Iformatiostechik Praktikum vorlesugsbegleited zu Sigale ud Systeme B "Programmierug logischer Schaltuge" Aleitug Versio: Jui 2017 Betreuug: M.Sc. Malte Leoch Telefo: 0231 / Raum: P (Physikgebäude) malte.leoch@tu-dortmud.de Versuchsraum: P Aktuelle Iformatioe: Ursprüglicher Versuch: "V203: Programmierug logischer Felder" AG Schaltuge der Iformatiosverarbeitug, Prof. Dr.-Ig. Hartmut Schröder AG Bildsigalverarbeitug Prof. Dr. rer. at. Christia Wöhler

2 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 2 Ihalt 1 Eileitug Grudlage logischer Schaltuge Schaltetze Miimierug Boolescher Fuktioe Miimierug ach dem Verfahre vo Quie-McCluskey 2.3 Schaltwerke Etwurf vo Schaltwerke 3 Programmierbare Logikbausteie Literaturverzeichis Testboard Beispielprogramm (2:1 Multiplexer) Aufgabestellug Implemetierug eies Multiplexers Dualzahlausgabe auf eier Siebesegmetazeige Modulo-4-Zähler mit Reset ALU mit 4 Rechearte Eileitug Logische Schaltuge lasse sich auf verschiedee Itegratiosebee realisiere. Nebe itegrierte Stadardbauelemete stehe dem Etwickler u.a. programmierbare ICs wie PROMs, FPLAs, PALs ud GALs zur Verfügug. Der Versuch soll de Etwurf digitaler Schaltuge mit programmierbare Logikbausteie (Programmable Logic Devices, PLDs) vorstelle. Der im Versuch verwedete Baustei M4LV-64/32 der Firma Lattice vereiigt 4 PAL-Blöcke i eiem Baustei ud ermöglicht die Verschaltug dieser Blöcke utereiader. Dies ermöglicht die Implemetierug wesetlich komplexerer logischer Schaltuge als mit eifache PAL- Blöcke. Daher wird der Baustei zur Familie der Complex Programmable Logic Devices (CPLDs) gezählt. Die höhere Komplexität der Bausteie führt dazu, dass ei Hadetwurf icht mehr möglich ist, soder ei vo eiem Recher uterstützter Etwurf erforderlich ist. Die heutige Etwicklugssoftware ermöglicht zusätzlich eie weitgehede Schaltugssimulatio, mit dere Hilfe bereits vor dem Hardwareaufbau logische Fehler etdeckt werde köe. 2 Grudlage logischer Schaltuge 2.1 Schaltetze Als Basis für die Etwicklug logischer Schaltuge diet die Boolesche Algebra. Sie geht zurück auf de eglische Mathematiker Boole, der logische Zusammehäge i eier zweiwertige Logik formulierte.

3 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 3 Schaltetze stelle die schaltugstechische Realisierug Boolescher Fuktioe dar. Die Ausgagsgröße a 1, a 2... am häge zu jedem beliebige Zeitpukt allei vo de Werte der Eigagsvariable e 1, e 2... e ab. Rückführuge vo Ausgagsgröße auf die Eigäge sid icht erlaubt, bzw. sie müsse i eie rückführugsfreie Aordug umzuforme sei. Bild 2.1: Logische Schaltug 2.2 Miimierug Boolescher Fuktioe Um Boolesche Fuktioe mit eiem möglichst eifache Schaltetz zu realisiere, werde verschiedee Miimierugsverfahre agewadt. Ma uterscheidet 1. algebraische Verfahre, 2. graphische Verfahre ud 3. tabellarische ud algorithmische Verfahre Erstere Verfahre beruhe auf der Awedug der Recheregel der logische Algebra. Sie erforder Ituitio ud Erfahrug, währed sich die übrige Verfahre weitgehed systematisiere lasse. Zu de graphische Verfahre gehört die Miimierug mit Hilfe vo Karaugh- Veitch (KV)-Diagramme. Es eiget sich zur Miimierug vo Boolesche Fuktioe bis maximal 6 Variable. Für eie geaue Darstellug des Verfahres sei hier auf die Literatur verwiese. Die heutige Etwurfssoftware führt bereits eie automatische Miimierug durch, die eie Vereifachug der Fuktioe per Had überflüssig macht. Ei für die Recherimplemetierug güstiges Verfahre, das auch i der Lage ist, Fuktioe mit eier große Zahl vo Variable zu miimiere, wurde vo Quie ud McCluskey etwickelt. Es soll im Folgede äher beschriebe werde Miimierug ach dem Verfahre vo Quie-McCluskey Das Quie-McCluskey-Verfahre basiert wie die Übrige auf der Vereifachug vo Terme, die sich ur i eier Variable uterscheide. I diesem Fall wird jedoch die Suche ach solche Terme systematisch betriebe. Am Ede des Suchverfahres sid die "Primterme" der Fuktio ermittelt. Ei "Primterm" eier Fuktio ist eie Kojuktio (UND-Verküpfug), aus der sich keie Variable streiche lässt, ohe de Wert der Fuktio zu äder. Im KV- Diagramm sid Primterme aschaulich Blöcke mit eier maximale Zahl vo Eise. I dem i Bild 2.2 dargestellte KV-Diagramm sid die Blöcke 1, 2 ud 3 Primterme. Ei Primterm wird als "wesetlicher Primterm" bezeichet, falls er eie 1 ethält, die i keiem adere Primterm ethalte ist. Dies trifft hier ur für die Blöcke 1 ud 3 zu.

4 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 4 Bild 2.2: Wesetliche Primterme im KV-Diagramm Zu Begi des Verfahres wird die Wertetabelle der zu vereifachede Fuktio aufgestellt. I userem Beispiel ist es die Fuktio y, die vo Variable a, b, c ud d abhägt (Tabelle 2.1). Nr. a b c d y Tabelle 2.1: Beispielfuktio zum Quie-McCluskey-Verfahre I eier weitere Tabelle werde alle Miterme eigetrage, für die die Fuktio erfüllt ist, d.h. de Wert 1 aimmt. Die Miterme werde ach der Azahl der Eise gruppiert (Tabelle 2.2).

5 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 5 Nr. a b c d zusammegefasste Terme 1. Ordug a b c d zusammegefasste Terme 2. Ordug a b c d , A 2,6;10, B , ,10;6, (doppelt) , ,5;12, C , ,6;12, D , ,12;5, (doppelt) , ,12;6, (doppelt) , , , , , Tabelle 2.2: Miimierug mit dem Quie-McCluskey-Verfahre Jeder Term eier Gruppe wird u mit de Terme der beachbarte Gruppe vergliche. Ausdrücke, die sich jeweils ur i eier Variable uterscheide, werde durch Streiche der uterschiedliche Stelle vereifacht. Die zusammegefasste Terme werde mit eiem Hake gekezeichet. Die icht abgehakte Terme lasse sich icht weiter vereifache ud stelle somit Primterme dar. Die Terme werde u ereut zu Gruppe zusammegefasst, ud ach dem gleiche Verfahre weiter vereifacht. Gleichzeitig wird mit i die Tabelle aufgeomme, aus welche Ausdrücke die Terme hervorgegage sid. Durch die Vereifachuge ka es vorkomme, dass verschiedee Zusammefassuge auf gleiche Terme führe, vo dee ur jeweils eier berücksichtigt werde muss. Die mit A, B, C ud D gekezeichete Ausdrücke stelle die Primterme dar. Die disjuktive Verküpfug aller Primterme ergibt y = a c d c d b c. I der miimale disjuktive Form sid icht otwedigerweise alle Primterme ethalte. Im KV-Diagramm (Bild 2.3) ist ersichtlich, dass der Term b d icht "wesetlich" ist. Bild 2.3: Bestimmug wesetlicher Primterme im KV-Diagramm

6 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge A: 1, 5 * * B: 2, 6; 10, 14 * * * * C: 4, 5; 12, 13 * * * * D: 4, 6; 12, 14 * * * * Tabelle 2.3: Bestimmug wesetlicher Primterme beim Quie-McCluskey-Verfahre Das Quie-McCluskey-Verfahre verwedet zur Bestimmug der wesetliche Primterme eie Tabelle, i der die Miterme i de Spalte ud die Primterme i de Zeile eigetrage sid (Tabelle 2.3). Ierhalb der Tabelle sid die Miterme, die i eiem Primterm zusammegefasst sid, mit eiem Ster gekezeichet. I der erste Zeile für Primterm A werde z.b. die Spalte 1 ud 5 mit eiem Ster markiert. Da werde die Spalte gewählt, die ur eie Ster ethalte. Im betrachtete Beispiel sid dies die Spalte 1, 2, 10 ud 13. Damit sid die wesetliche Primterme A, B ud C festgelegt. Die Miterme, die mit de Primterme A, B ud C erfasst sid, köe abgehakt werde. Jetzt muss überprüft werde, ob Spalte i der Tabelle ethalte sid, die och icht mit de Primterme A, B ud C erfasst wurde. Dies ist icht der Fall, ud die Lösug ergibt sich zu: y = a c d c d b c. Falls irgedwelche Terme och icht erfasst sid, müsse weitere Zeile ausgewählt werde, bis alle Terme abgedeckt sid. Ziel ist es da, alle Terme mit eier miimale Zahl vo Zeile zu erfasse, ud dabei, falls möglich, die Primterme mit de weigste Variable zu verwede. 2.3 Schaltwerke Schaltetze sid dazu geeiget, kombiatorische Operatioe wie z.b. Additio oder Codierug zu realisiere. Schaltetze köe jedoch aufgrud der fehlede Rückkopplug keie Iformatioe speicher oder sequetielle Algorithme abarbeite. Für diese Aufgabe müsse Schaltwerke erstellt werde. Das allgemeie Blockschaltbild eies Schaltwerks etspricht der i Bild 2.4 dargestellte Skizze. Eigagsvektor x SCHALTNETZ Ausgagsvektor y VERZÖGERUNG bzw. Zustadsspeicher Zustadsvektor u Registerkotrollvektor v Bild 2.4: Blockschaltbild eies Schaltwerkes

7 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 7 Ei Schaltwerk besteht prizipiell aus eiem rückgekoppelte Schaltetz mit Verzögerugsbzw. Speicherbausteie als Zustadsspeicher i der Rückführug. Die Variable, welche die frühere Eigabe oder de Zustad des Schaltkreises vor de mometae Eigabe speicher, heiße etspreched Zustadsvariable. Zur Kezeichug der zeitliche Abhägigkeit wurde der Sequezidex eigeführt. Es gilt für de: Eigagsvektor: x = { x 1, x2,...., x M } Ausgagsvektor: y = { y 1, y2,...., y I } Zustadsvektor: u = { u 1, u2,...., u K } Registerkotrollvektor: v = { v 1, v2,...., v L } Eigags- ud Zustadsvektor bestimme u eierseits de Ausgagsvektor, adererseits de Folgezustad. Die Verküpfuge sid gegebe durch Boolesche Vektorfuktioe: Ausgagsfuktio: y = f(x, u ) Registerkotrollfuktio: v = g 2 (x, u ) Übergagsfuktio: u +1 = g 1 v = g 1 g 2 x, u = g(x, u ) Je achdem, wie die Schaltfuktio realisiert ist, wird uterschiede zwische asychroe Schaltwerke, dere Gedächtis durch ei Verzögerugsglied verwirklicht ist, oder sychroe Schaltwerke, dere Gedächtis aus eiem zeitäquidistat getaktetem Speicherbaustei besteht. Hier solle ur die weiterverbreitete sychroe Schaltwerke betrachtet werde. Das besodere Kezeiche sychroer Schaltwerke ist der exter aufgeprägte Takt, zu desse Taktflake eie Äderug der Zustadsspeicher zugelasse wird. Eie Äderug des Zustadsvektors u aufgrud sich asychro äderder Eigagsvariable ist da ur zu de durch die Taktflake defiierte Zeitpukte möglich Etwurf vo Schaltwerke Zu Begi des Schaltwerketwurfes wird die Problemaalyse durchgeführt. Aus de verbal vorgegebee Eigeschafte des Schaltwerks muss eie formale Beschreibug zur Defiitio der Gesamtfuktio eischließlich der Ei- ud Ausgagsvariable mit ihrem Zeitverhalte bestimmt werde: Dazu gehört die Defiitio aller zu durchlaufede Zustäde, die Agabe der zu de Zustäde gehörige Zustadsvariable, die Agabe der Übergäge mit ihre logische Übergagsbediguge, die Agabe der zu de Übergäge gehörige Ausgagsvariable. Das Etwurfsverfahre soll am Beispiel eies mod4 Vorwärts-Rückwärts-Zählers mit D-Flip- Flops als Zustadsspeicher erläutert werde. D-Flip-Flops gebe das Eigagssigal um eie Taktperiode verzögert am Ausgag aus. Der Registerkotrollvektor ist somit gleich dem Zustadsvektor zum Zeitpukt (+1): u +1 = v. Der Zähler besitzt 4 Zustäde. I Abhägigkeit der Eigagsvariable x zählt das Steuerwerk vorwärts (x = 1) bzw. rückwärts (x = 0). Die Ausgagsfuktio y etspricht dem Zustadsvektor u. Das Verhalte des Zählers uter de

8 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 8 verschiedee Eigagsbediguge wird mit Hilfe eies Zustadsgraphe beschriebe. Die Zustäde werde durch Kreise symbolisiert; die Pfeile stelle die Übergäge zwische de Zustäde dar. Die Beschriftug der Pfeile legt die Eigabe ud die Ausgabe des Schaltwerkes i dem Zustad fest, vo dem ma aktuell ausgeht. Zum Beispiel bedeutet die Kombiatio 1/01, dass die Eigagsvariable x auf 1 liegt ud der Ausgagsvektor y im Zustad, vo dem der Pfeil ausgeht, de Wert 01 aimmt. 1/ /01 1/11 0/00 0/10 1/01 0/ /10 Bild 2.5: Zustadsgraph eies Mod-4-Vorwärts-Rückwärts-Zählers I eiem zweite Schritt wird u der Zustadsgraph i eie Übergagstabelle umgesetzt. Jeder Pfeil im Zustadsgraphe liefert eie Zeile i der Übergagstabelle. x u 2 u 1 u 2 +1 u 1 +1 y 2 y Tabelle 2.4: Übergagstabelle zum Mod-4-Vorwärts-Rückwärts-Zähler Durch Verwedug vo D-Flip-Flops als Zustadsspeicher erhält ma als Registerkotrollgleichuge v 1 = u 1 +1 ud v 2 = u Damit ma ei möglichst eifaches Schaltetz erhält, wird versucht, die Ausdrücke mit Hilfe vo KV-Diagramme zu vereifache.

9 : Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 9 u 1 +1 = u 1 Bild 2.6: Miimierug der Ausdrücke mit KV-Diagramme u 2 +1 = x u 1 u2 x u1 u 2 x u 1 u 2 x u1 u2 = (x u 1 ) u 2 Es zeigt sich, dass sich ur u 1 +1 vereifache lässt. Für die Ausgagsfuktioe y 1 ud y 2 wird kei Schaltetz beötigt, da die Zustäde mit de Ausgagsvariable idetisch sid. Damit ergibt sich folgede Realisierug: Bild 2.7: Schaltwerk-Realisierug des Mod-4-Vorwärts-Rückwärts-Zählers 3 Programmierbare Logikbausteie Für die programmierbare Logikbausteie wird zumeist die eglische Abkürzug PLD (Programmable Logic Device) verwedet. Es hadelt sich hierbei um Schaltuge mittlerer bis hoher Komplexität zur Programmierug logischer Fuktioe. Diese Programmierug ka beim Aweder oder direkt beim Hersteller erfolge. Die allgemeie Struktur der PLDs ist im ute gezeigte Blockschaltbild dargestellt.

10 D i ealg em eies t ruk t urderp L D sistimuteg e z e ig teb l ock schaltbildarg estelt. Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 10 Erkebar sid folgede Elemete: der Eigabeblock Bild 3.1: Allgemeie PLD-Struktur das programmierbare UND- ud ODER-Feld der Ausgabeblock die programmierbare Rückkopplug Nicht i alle PLD müsse diese Elemete realisiert sei. Der gemeisame Ker aller PLD liegt i der programmierbare UND/ODER-Logikstruktur. Diese Struktur besteht aus eier programmierbare Matrix vo logische UND-Gatter, dere Ausgäge auf eie Matrix vo logische ODER-Gatter führe. Die PLD-Type uterscheide sich hauptsächlich i der Programmiermöglichkeit der UND- ud ODER-Felder. Bevor auf die eizele PLD-Type eigegage wird, werde eiige Kovetioe zur graphische Darstellugsweise eigeführt. Bei eiem typische PLD-Eigagspuffer liege a seie beide Ausgäge das Eigagssigal (B = A) ud sei Komplemet (C = A ) a. Bild 3.2: PLD-Eigagspuffer Das ächste Bild zeigt die vereifachte Darstellug eies UND-Gatters mit de Eigäge A, B, C. Bild 3.3: Ud-Gatter, herkömmliche Darstellug ud PLD-Darstellug Die Pukte auf de Kreuzuge symbolisiere eie fest verdrahtete Verbidug. Ei " " über dem Kreuzugspukt stellt eie programmierbare Verbidug dar, die och itakt ist, währed bei eier getrete programmierbare Verbidug das " " etfällt.

11 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 11 Bild 3.4: Darstellug vo Verbidugstype bei PLDs Die erste PLDs kame Afag der siebziger Jahre als PROMs (Programmable Read Oly Memory) auf de Markt. PROMs weise ei festes UND-Feld auf, i dem die Adressierug der eizele Speicherzelle realisiert ist. Vom Kude ist ur die ODER-Matrix, i der die Date bzw. logische Fuktioe abgelegt werde, programmierbar. Die Größe eies PROMs immt mit der Zahl der Eigäge stark zu, da für alle Kombiatioe der Eigagsvariable die Fuktioswerte gespeichert werde. Bei viele Eigäge bedeutet dies große ud teure Bauelemete. Die große UND/ODER-Felder führe im Vergleich zu adere PLD-Type zu lägere Schaltzeite. Nur weige kleie PROMs arbeite schell geug, um Logikfuktioe zu realisiere. Zudem verlage die meiste Logikfuktioe icht, dass alle mögliche Eigagskombiatioe verfügbar sid. Das Hauptawedugsfeld für PROMs liegt bei Festwertspeicher für Tabelle, Zeichegeeratore etc. Bild 3.5: Programmable Read-Oly-Memory (PROM) Als effizietere Möglichkeit, Logikfuktioe zu realisiere, wurde Mitte der siebziger Jahre die FPLAs (Field Programmable Logic Array) etwickelt. Bei diese Bausteie sid sowohl das UND- als auch das ODER-Feld programmierbar. Um kleiere ud schellere Felder zu erhalte, sid icht alle Eigagskombiatioe dekodiert. Diese Struktur erlaubt eie große Flexibilität des Etwurfs ud eie hohe Ausutzugsgrad.

12 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 12 Bild 3.6: Field Programmable Logic Array (FPLA) Als Beispiel diee folgede Ausgagsfuktioe, die isgesamt 7 Produktterme beötige, vo dee jedoch ur 5 verschiede sid. O 0 = I 0 I 1 I 2 I 0 I 2 O 1 = I 0 I 1 I 2 I 0 I 1 I 2 I 0 I 1 I 2 O 2 = I 0 I 1 I 2 I 0 I 2 Diese Fuktioe köe mit dem dargestellte FPLA-Baustei mit 6 Produktterme realisiert werde, da die Struktur es erlaubt, eizele Produktterme mehrfach zu beutze. Die große Etwurfsfreiheit dieser Bauelemete stellt hohe Aforderuge a die Etwurfswerkzeuge. Ei aderer Asatz wurde mit de PALs (Programmable Array Logic) verwirklicht. Bei PALs ist das UND-Feld programmierbar, währed das ODER-Feld fest ist. Die Zahl der Produktterme für jede Ausgag wird durch das fest verdrahtete ODER-Feld bestimmt ud beträgt für die heute übliche Bauelemete 7 bis 8. Uter de Bauelemete mit PAL-Architektur gibt es eie beträchtliche Typevielfalt, die sich hauptsächlich i ihre Ausgagsblöcke uterscheide. Bild 3.7: Programmable Array Logic (PAL)

13 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 13 Dem helfe sogeate GAL (Geeric Array Logic)-Bausteie wirksam ab: Durch kofigurierbare I/O-Makrozelle köe die damit ausgestattete Pis wahlweise als Eigag, (Tristate)-Ausgag mit programmierbarer Polarität oder als Registerausgag betriebe werde. Eie Weiteretwicklug der GALs ist beispielsweise der MACH4, ei sogeater CPLD (Complex PLD), welcher auch Gegestad des Praktikumversuchs sei wird. Er bietet im Vergleich zu GAL-Bausteie eie höhere Flexibilität der itere Verschaltug. Mit Hilfe eier softwarebasierte Optimierug ka so eie erheblich höhere Azahl vo Produktterme verwedet werde. Die Architektur der MACH4 Bausteie basiert auf mehrere PAL-Blöcke, die durch eie zetrale Schaltmatrix (Cetral Switch Matrix) miteiader verbude sid. Durch diese Matrix ist die Kommuikatio der PAL-Blöcke utereiader gewährleistet, ud die Implemetierug vo größere Schaltuge ist möglich. Die erweiterte Verschaltugsmöglichkeite der Kompoete utereiader werde im folgede Diagramm verdeutlicht: Bild 3.8: Blockdiagramm der MACH4-Bausteie Hieri ist das Logic Array das UND-Feld ud der Logic Allocator with XOR stellt im Prizip die erweiterte ODER-Verschaltug der im UND-Feld etstadee Produktterme dar. Ma sieht, dass die Ergebisse eier logische Verschaltug a de Eigag zurückgeleitet werde köe, idem sie über die Iput Switch Matrix a die Cetral Switch Matrix weitergeleitet werde. Vo dort köe sie wieder zu jedem beliebige PAL-Block geleitet werde. Ma ist also icht darauf agewiese, die Ergebisse im gleiche PAL-Block weiter zu verarbeite. Der Logic Allocator immt eie Zuweisug der Produktterme auf die Makrozelle vor, idem er mehrere Produktterme zusammefasst ud diese über eie Schalter eier bestimmte Makrozelle zuweist. Diese Zuweisug uterliegt der softwaregesteuerte Optimierug, um die maximale Azahl vo Produktterme zu ermögliche. Die Azahl der zusammegefasste Produktterme ist abhägig vom jeweilige Betriebsmodus: im sychroe Betrieb werde 4, im asychroe Betrieb ur 2 Terme gebüdelt. Zu diese 4 bzw. 2 Produktterme

14 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 14 ka och ei zusätzlicher Term geschaltet werde, welcher wahlweise aber auch über ei XOR-Gatter zur Makrozelle geleitet werde ka. Bild 3.9: Logic Allocator im sychroe Modus Bild 3.10: Logic Allocator im asychroe Modus Eie Makrozelle besteht aus eiem Speicherelemet (Flip-Flop), eier Routigvorrichtug für die Steuereigäge, eiem Taktmultiplexer für die verschiedee PAL-Takte ud eier Iitialisierugskotrolle für das Flip-Flop. Die beide grudsätzliche Betriebsarte sychro ud asychro uterscheide sich ur i der Taktug ud der Iitialisierug der Zelle. Die Makrozelle selbst stellt je ach Eistellug ei T- oder D-Flip Flop zur Verfügug, über de Logic Allocator ka hiermit ei J-K- oder S-R-Flip Flop aufgebaut werde.

15 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 15 Bild 3.11: Makrozelle im sychroe Modus Bild 3.12: Makrozelle im asychroe Modus Die Output Switch Matrix ermöglicht de Makrozelle Verbiduge zu jeder der I/O-Zelle ierhalb eies PAL-Blocks. I der I/O-Zelle wird die Ausgabe des Wertes aus der Output Switch Matrix über eie Output Eable gesteuert, welcher wiederum aus eiem Produktterm besteht. Der ausgegebee Wert ka etweder über ei Register oder direkt wieder a die Iput Switch Matrix zurückgeleitet werde. Die Iput Switch Matrix optimiert die Weiterleitug a die Cetral Switch Matrix.

16 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 16 Bild 3.13: I/O-Zelle im sychroe ud asychroe Modus Bild 3.14: Output Switch Matrix

17 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 17 Bild 3.15: Struktur eies MACH4-Bausteis 4 Literaturverzeichis Schröder, H.: Skriptum zur Vorlesug "Grudlage der Iformatiosverarbeitug II" AG Schaltuge der Iformatiosverarbeitug, Dortmud Lagema, K.: Recherstrukture, Spriger, Berli, Heidelberg, New York, 1987 Alemaii, A.E.A.: Kombiatorische ud sequetielle Schaltkreise, VCH Verlagsgemeischaft, Weiheim, 1989 Dateblatt der MACH 4 Bausteie vo Lattice, Webseite:

18 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 18 5 Testboard Der i diesem Versuch verwedete Baustei M4-64/32 besitzt 32 I/O-Pis, die auf dem Testboard mit folgede Elemete fest verdrahtet sid: SW1 SW2 Bild 5.1: Das im Versuch verwedete Testboard Die Zuordug der I/O-Ports zu de LEDs der Siebe-Segmetazeige ist i Tabelle 5.1 aufgelistet.

19 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 19 Der Zustad eier LED ist defiiert zu: 0 = leuchted 1 = icht leuchted Der Zustad eies Tasters ist defiiert zu: Taster gedrückt = I/O Pi = 0 Taster icht gedrückt = I/O Pi = 1 Pi Nummer Pi Defiitioe MACH Iputs LED 1 GND 2 I/O 0 U24-A 3 I/O 1 U24-B 4 I/O 2 U24-C 5 I/O 3 U24-D 6 I/O 4 U24-E 7 I/O 5 U24-F 8 I/O 6 U24-G 9 I/O 7 Taster 1 U24-H (DP) 10 TDI 11 CLK 0 / I 0 Takt über Jumper 12 GND 13 TCK 14 I/O 8 U23-A 15 I/O 9 U23-B 16 I/O 10 U23-C 17 I/O 11 U23-D 18 I/O 12 U23-E 19 I/O 13 U23-F 20 I/O 14 U23-G 21 I/O 15 Taster 2 U23-H (DP) 22 VCC 23 GND 24 I/O 16 U26-A 25 I/O 17 U26-B 26 I/O 18 U26-C 27 I/O 19 U26-D 28 I/O 20 U26-E 29 I/O 21 U26-F 30 I/O 22 U26-G 31 I/O 23 Taster 3 U26-H (DP) 32 TMS 33 CLK 0 / I 1 4 Hz Taktsigal 34 GND 35 TDO 36 I/O 24 U22-A 37 I/O 25 U22-B 38 I/O 26 U22-C 39 I/O 27 U22-D 40 I/O 28 U22-E 41 I/O 29 U22-F 42 I/O 30 U22-G 43 I/O 31 U22-H (DP) 44 VCC Tabelle 5.1: Zuordug der IO-Ports zu de LEDs F E A G D B C H Bild 5.2: Belegug der 7-Segmetazeige (LEDs)

20 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 20 Beispiel: I/O 0 = 0 (low) LED A der erste 7-Segmetazeige (U 24) leuchtet Taster 1 gedrückt I/O 7 = 0 6 Beispielprogramm (2:1 Multiplexer) Das Abbilde der Algorithme ud Schaltuge auf de CPLD wird i diesem Praktikumsversuch mit Hilfe der Etwicklugsumgebug isplever der Firma Lattice durchgeführt. Um eie kurze Eileitug i die Programmumgebug des isplevers zu gebe, soll hier kurz die Implemetierug eies 2:1 Multiplexers erklärt werde. e0 e1 a0 2:1 Mux y Bild 6.1: 2:1-Multiplexer 1. Schritt: Öffe Sie das Programm mit eiem Doppelklick auf de Lik isplever auf dem Desktop oder über das Startmeü ( Lattice Semicoductor isplever ). Lade Sie das Projekt Multiplexer.sy aus dem Order Aufgabe 1 ud beatworte Sie de auftauchede Dialog mit Ok. Das Programmfester sollte u etwa wie folgt aussehe: 2. Schritt: Doppelklicke Sie auf das Modul Multiplexer(multiplexer.abl) (wie im Bild markiert). Es öffet sich der Texteditor zur Eigabe des Programmcodes

21 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 21 Gebe Sie u de folgede Programmcode zur Realisierug der gewüschte Fuktio ei: Die Bedeutug der eizele Zeile des Programms ist wie folgt: Zeile 1/2: Deklaratio der Ei- ud Ausgäge des Moduls ud Zuweisug vo Variable (Kommetare werde durch Aführugszeiche gekezeichet) Zeile 3/4: Defiitio der Eigagsvektore, Zuweisug der Zustäde für die Segmetazeige

22 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 22 Zeile 5: Defiitio des Ausgagsvektors, jeweils eie Variable für ei Segmet- LED eies Azeigeblocks. Zeile 6: Schlüsselwort für de Begi der Gleichugsdefiitioe Zeile 7: die logische Gleichug, Sytax wie folgt:! = icht & = UND # = ODER Speicher Sie das Programm, ud schließe Sie das Textfester. 3. Schritt: Wähle Sie im Hauptfester de Baustei ( M4-64/32XXX bzw. M4A5-64/32XX ) durch eie Doppelklick aus. Äder Sie die Eistelluge wie folgt: Sid die Eistelluge geädert (s.o.), da bestätige Sie mit OK. Daraufhi folge zwei Warhiweise. Der Erste muss mit Nei ud der zweite mit Ja beatwortet werde. 4. Schritt: Auf der rechte Seite des Hauptfesters doppelklicke Sie de Costrait Editor. Die Schaltug wird u kompiliert ud es öffet sich das Fester des Costrait Editors. Klicke Sie auf de Loc -Butto, um die Pibelegug des MACH4-Bausteis festzulege:

23 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 23 Aktiviere Sie die Checkboxe Iput ud Output/Bidi, um die defiierte Variable de Pis des Chips zuzuweise. Markiere Sie a0 bei de Sigals ud 9 bei de Pi (s. Pibelegug des Testboards). Weise Sie mit Add die Pibelegug zu. Die Variable y0 bis y6 solle mit de Pis 2 bis 8 (Achte Sie auf die Reihefolge!) verbude werde. We die gewüschte Belegug sich im utere Fester befidet, köe Sie die Zuweisug durch eie Klick auf OK durchführe. Schließe Sie auch de Costrait Editor ud doppelklicke Sie zur Verifizierug des Etwurfs im rechte Teil des Hauptfesters de Eitrag Fit Desig, so dass er eie grüe Hake erhält. 5. Schritt: Öffe Sie u das Programm ispvm System auf dem Desktop oder über das Startmeü ( Lattice Semicoductor ispvm System ). Wähle Sie uter dem Meüpukt Edit Add Device aus.

24 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 24 Im folgede Dialog wähle sie durch klicke auf Select de Baustei Mach4 M4-64/32 mit dem Package 44-pi PLCC aus. Bestätige Sie die Auswahl. Wähle Sie die im Projektorder vorhadee Jedec-Datei Multiplexer.jed durch klicke auf de Butto Browse aus ud bestätige Sie aschließed mit OK. Öffe Sie uter "Optios" de Dialog "Cable ad I/O Port Setup", stelle Sie sicher, dass der "Cable Type" "LATTICE" gewählt ist ud setze Sie de "Custom Port" auf die Adresse 0xE010. Bestätige Sie mit "OK". Mit der Schaltfläche GO ka die Programmierug des Bausteis gestartet werde. Sie köe die temporäre Dateie überschreibe, we sie vom Programm gefragt werde. Soll später eie veräderte Jedec-Datei ereut gebrat werde, so muss ma de Status zurücksetze. Dazu eifach de Listeeitrag doppelklicke ud da bestätige. Wichtig ist, dass Operatio auf Erase,Program,Verify steht.

25 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 25 7 Aufgabestellug Ei Teil der Aufgabe, die im Rahme dieses Praktikumsversuches durchzuführe sid, solle vor Versuchsbegi bearbeitet werde. Aufgabeteile, die zur Versuchsvorbereitug diee, sid mit eiem "V" gekezeichet. Diese werde am Versuchstag i der Vorbesprechug gemeisam mit dem Betreuer besproche. Aufgabeteile, die währed des Versuchs bearbeitet werde solle, sid mit eiem "D" markiert. 7.1 Implemetierug eies Multiplexers Zuerst soll ei eifacher 4:1 Multiplexer gemäß folgeder Skizze realisiert werde. Bild 7.1: 4:1-Multiplexer Über die Adresseigäge a 1 a 0 ka eier der 4 Eigagsvektore e 0 bis e 3 auf de Ausgagsvektor y geschaltet werde. Die Adresseigäge a0 ud a1 sid i diesem Fall die Taster 2 ud Taster 3. Der Ausgag Y etspricht der Azeige U22. V: Gebe Sie die logische Fuktio des Multiplexers a. Bedeke Sie die Tasterstelluge. D: Die Eigagsvektore e0 bis e3 solle de Zahle vo 0 bis 3 auf der Segmetazeige etspreche. Erweiter Sie demetspreched das Programm aus Kapitel 6 um: - die etsprechede Eigagsvektore e2, e3 - die zusätzliche Eigagsvariable a1 - die eue Pibelegug (beutze Sie die Tabelle aus Kapitel 5) Erweiter Sie das Beispielprogramm aus Kapitel 6 ud übertrage es auf de Baustei (Schritte ach Kapitel 6)! 7.2 Dualzahlausgabe auf eier Siebesegmetazeige Es soll ei Schaltetz implemetiert werde, das 2 Eigäge ud 7 Ausgäge besitzt. Das Schaltetz soll eie Dualzahl, die a de beide Eigäge aliegt, i dezimaler Form auf eier 7-Segmetazeige ausgebe.

26 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 26 r0 r1 Sc haltetz y0 y1 y2 y3 y4 y5 y6 y5 y4 y0 y6 y3 y1 y2 Ma beachte wiederum: 0 LED ei, 1 LED aus V: Bestimme Sie die Wahrheitstabelle des Schaltetzes (egative Logik für die LEDs!): r1 r0 Azeige y0 y1 y2 y3 y4 y5 y D : 1. Schritt: Öffe Sie das Projekt Koverter.sy aus dem Order Aufgabe 2 3. Doppelklicke Sie auf das Modul koverter_block(koverter_block.abl). Es öffet sich der Text-Editor. 2. Schritt: Das Programm isplever ist i der Lage, eie durch eie Wahrheitstabelle gegebe logische Fuktio zu miimiere. Dazu gebe Sie die Wahrheitstabelle ach der Pidefiitio wie folgt ei: 1. Schlüsselwort: TRUTH_TABLE 2. Kopfzeile: ( [Eigagsvariable] -> [Ausgagsvariable]); 3. Zeile der Wahrheitstabelle: [Eigagskombiatio] ->[Ausgagskombiatio]; Die Variable sid durch Kommata zu tree ud alle Klammer sid mitzuschreibe! 3. Schritt: Nach der Eigabe schließe Sie de Text-Editor ud Kompiliere die Tabelle durch Doppelklick auf Compile Logic i der rechte Hälfte des Hauptfesters. We alles korrekt eigegebe wurde, erscheit da ebe Compile Logic ei grües Häkche, asoste wird eie Fehlermeldug ausgegebe. Erzeuge Sie auch och ei Symbol durch Doppelklick auf Geerate Schematic Symbol. 4.Schritt: Öffe Sie u die Schaltug koverter_schematic (koverter_schematic.sch) durch Doppelklick auf die etsprechede Zeile im like Teil des Hauptfesters. Es öffet sich der Schematic-Editor. Dort ka mit Hilfe vo grafische Symbole die Schaltug aufgebaut werde. Es müsse folgede Schritte durchgeführt werde: Hizufüge des logische Bausteis koverter_block (F2) Verdrahte der Ei- ud Ausgäge, wobei die Leituge och is Leere führe solle:

27 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 27 Die offee Leitugsede müsse durch Add Net Name eie Name bekomme: Durch Klicke mit Add I/O Marker auf ei beates, offees Ede eier Leitug ka diese als eie I/O-Leitug deklariert werde: Speicher Sie die Zeichug, we Sie alle Ei- ud Ausgäge des logische Bausteis Koverter mit I/O-Marker verbude habe. 5. Schritt: Weise Sie u i bekater Weise die Ei- ud Ausgäge de Pis des MACH4 zu. Dabei solle u die Taster 2 ud 3 mit de Eigäge, ud die Ausgäge mit eier 7- Segmetazeige verbude werde. Passe Sie de Etwurf mit Fit Desig dem Chip a.

28 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge Schritt: Schreibe Sie das Programm auf de MACH4 ud teste Sie die Fuktio des Koverters. (Das i ispvm System zu beutzede Jedec-File heißt koverter.jed ). Beachte Sie, dass ei icht gedrückter Taster eier logische 1 etspricht. Welche Zahl erscheit demach auf der 7-Segmetazeige, we kei Taster gedrückt ist? 7.3 Modulo-4-Zähler mit Reset Ei eifacher Zähler soll vo 0 aufwärts autoom bis 3 zähle ud auf eier Azeige ausgebe, sobald er über eie Startbutto aktiviert wird. Ist er bei 3 agekomme, so sprigt er zurück ach 0 ud wartet auf eie ereute Betätigug des Startbuttos. Ei zusätzlicher Resetkopf soll de Zähler auch währed des Betriebs i de Ausgagszustad 0 zurücksetze köe. Beim Betätige beider Köpfe soll der Resetkopf vorragig behadelt werde. Im laufede Betrieb soll der Startkopf keie Auswirkug auf die Schaltug habe. Beutze Sie dabei folgedes Schaltwerk: start reset u Schaltetz 2 v 2 2 clock Register (D-Flip-Flop) 2 a Dualzahl Koverter y0 y1 y2 y3 y4 y5 y6 y5 y4 y0 y6 y3 y1 y2 Bild 7.2: Schaltwerk für de Modulo-4-Zähler

29 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge 29 V: 1. Zeiche Sie das Übergagsdiagramm. Beutze Sie dabei folgede Defiitio: u, u 1 0 start, reset / a, a 1 0 u, u Beachte Sie: Start ud Reset sid i egativer Logik zu behadel (ei gedrückter Taster liefert 0, ei icht gedrückter Taster 1 ). Die Vektore a, v ud u solle i positiver Logik etworfe werde.

30 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge Gebe Sie die Übergagstabelle a: u 1 u 0 start reset u 1 +1 u 0 +1 a 1 +1 a 0 +1 v 1 v Gebe Sie die logische Gleichuge für die Registerkotrollvariable v 1 ud v 0 a: v 1 = v 0 = D: Implemetiere Sie de Zähler auf dem MACH 4 Baustei: 1. Lege Sie im Projekt aus Kapitel 7.2 über Source/New ei eues ABEL-HDL Modul a. Der Modulame ud der Dateiame dürfe ur Buchstabe beihalte, ud müsse aus eiem eizele Wort bestehe. I diesem Modul soll das Schaltetz des Schaltwerkes beschriebe werde. Weise Sie die Ei- ud Ausgäge (start, reset, u 1, u 0, v 1, v 0 ) durch das Schlüsselwort pi aus. Gebe Sie die logische Gleichuge (EQUATIONS) für die Ausgäge a. 2. Kompiliere Sie die Logik des Moduls ud lege Sie ei eues Symbol dafür a ( Geerate Schematic Symbol ).

31 Sigale ud Systeme B Praktikum Programmierug logischer Schaltuge Löse Sie die icht mehr beötigte I/O Marker vo r1 ud r0 i der schematische Zeichug des Projekts ( koverter_schematic ). Füge Sie das eue Modul mit F2 hizu ud verdrahte Sie es korrekt, beutze Sie hierfür die gegebee Skizze. Die beötigte D-FlipFlops ( G_D ) fide sie i der Symbol Library (F2) uter C:\..\GENERIC\REGS.LIB. Die Schaltug wird übersichtlicher, we die etsprechede Bauteile über Edit/Move markiert, ud da ahad des Buttos mit dem halbkreisförmige Pfeil i der Toolbox gedreht werde. start ud reset solle über Taster auf dem Testboard gesteuert werde. Vergesse Sie icht die Leitug für de Takt für die FlipFlops (icl. I/O-Marker). Speicher Sie das Ergebis ud kompiliere Sie die Zeichug eu. 4. Äder Sie die Pibelegug im Costrait Editor ud passe Sie die Schaltug mit Fit Desig a. Überlege Sie, welches Taktsigal das passedere ist. 5. Bree Sie das Desig auf de MACH 4 ud teste Sie das Ergebis. 6. Werde die Zahle korrekt dargestellt? Begie Sie die evetuelle Fehlersuche mit de Defiitioe für Tasterstellug ud LED-Leuchte. 7.4 ALU mit 4 Rechearte Eie eifache Recheeiheit, welche die Rechearte Subtraktio, Additio, Multiplikatio ud Modulo beherrscht, soll mit dem Schematic Editor ahad vorgefertigter Symbole ud Beschreibugsdateie ( Abel -Dateie) zusammegestellt ud verdrahtet werde. Mit Taster 1 solle die Rechearte über eie Zähler zu durchlaufe sei, mit Taster 2 ud Taster 3 werde die Eigabezahle ebefalls über eie Zähler eigestellt. Zähler Taster 1 Zähler Taster 2 / 2 2 / / 2 Subtrahierer Addierer Multiplizierer Modulo / 2 / 2 / 4 Recheartdarst. Zahldarst. Zahldarst. / 7 / 7 / 7 Zähler Taster 3 / 2 Zahldarst. / 7 Bild 7.3: Blockschaltbild für die ALU-Schaltug D: Lade Sie das Projekt ALU.sy aus dem Order Aufgabe 4. I diesem Projekt fide Sie alle beötigte Bausteie ud das Schaltbild. Verdrahte Sie alles ach Vorgabe ud passe Sie die Schaltug a de Baustei a. Hiweis: Stelle Sie sicher, dass uter dem Meüpukt Tools Global Costraits Logic Sythesis Node Collapsig der Pukt Area ausgewählt ist. Bree Sie aschließed das Ergebis auf de Baustei ud teste Sie es.