Erste Erfahrungen mit der Simulation von Mixed-Signal-Schaltungen mit einem VHDL-AMS-Simulator

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1 13. Symposium Simulationstechnik ASIM bis 24. September 1999 Erste Erfahrungen mit der Simulation von Mixed-Signal-Schaltungen mit einem VHDL-AMS-Simulator Joachim Haase, Wolfgang Vermeiren, Christoph Clauß, Peter Schwarz 1

2 13. Symposium Simulationstechnik ASIM bis 24. September 1999 Inhalt Einleitung - Was ist VHDL-AMS? Beschreibung digitaler Systeme Beschreibung analoger Systeme Beschreibung gemischt analog-digitaler Systeme Zusammenfassung 2

3 Einleitung anode v d rs i d i c LIBRARY IEEE, DISCIPLINES; USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.ALL; USE IEEE.MATH_REAL.ALL; ENTITY diode IS GENERIC (is0 : REAL := 1.0E-14; n, vj : REAL := 1.0; tt, cj0, rs : REAL := 0.0); PORT (TERMINAL anode, cathode : ELECTRICAL); END diode; ARCHITECTURE level0 OF diode IS QUANTITY vd ACROSS id, ic THROUGH anode TO cathode; QUANTITY qc : CHARGE; CONSTANT vt : REAL := ; BEGIN id == is0*(exp((vd-rs*id)/(n*vt)) - 1.0); cathode IF vd < vj USE qc == tt*id - 2.0*cj0*SQRT(vj**2 - vj*vd); ELSE qc == tt*id; Literatur: END USE; Christen, E.; Bakalar, K.; Dewey, A. M.; Moser, E.: Analog and Mixed-Signal Modeling Using the ic == qcídot; VHDL-AMS Language. 36 th DAC, END level0; 3

4 Einleitung Was ist VHDL-AMS (VHDL )? VHDL - AMS analog mixed signal Very High Speed Integrated Circuits VHSIC Hardware Description Language Erweiterung von VHDL um Elemente zur Beschreibung analoger und gemischt analog-digitaler sowie nichtelektrischer Systeme VHDL Obermenge von VHDL Beschreibung des analogen Teils führt auf Differentialgleichungssysteme (DAE, differential-algebraic equations), die sonst mit Spice, ELDO, Saber, Spectre,... gelöst werden. Vorgänger-Sprachen : MAST, HDL-A, SpectreHDL,... 4

5 Einleitung Vorteile von VHDL-AMS Systementwurf - gemischt analog-digitale Systeme (mixed-signal) - elektrisch-nichtelektrische Systeme (multi-domain) - Einbeziehung der Umgebung in Entwurf Analogentwurf Digitalentwurf - analoge Verhaltensmodellierung und -simulation - Vorbereitung der Analog-Synthese - genauere Modellierung (z. B. Submicron-Effekte) Entwurfsablauf - Modellaustausch erleichtert, Bibliotheken - simulatorunabhängige Modelle - Rechenzeitreduzierung durch Verhaltensmodellierung 5

6 Einleitung Einordnung im Vergleich zu anderen Beschreibungssprachen Quelle: 6

7 Beschreibung digitaler Systeme bei voller Implementierung von VHDL-AMS wie in VHDL möglich Grundkonzepte wie ENTITY/ARCHITECTURE-Beschreibung CONFIGURATION PACKAGE Bibliotheksarbeit sind auch in VHDL-AMS nutzbar und können bei der Beschreibung analoger und gemischt analog-digitaler Systeme eingesetzt werden. 7

8 Beschreibung analoger Systeme 8

9 Beschreibung analoger Systeme Erweiterungen zur Beschreibung des analogen Verhaltens weitere Klemmentypen: ENTITY... GENERIC (... PORT (... END ENTITY... Beispiele: QUANTITY TERMINAL neue Objekte und Datentypen neue Statements ARCHITECTURE Deklarationsteil Verhaltensbeschreibung END ARCHITECTURE branch QUANTITY free QUANTITY TERMINAL == PROCEDURAL 9

10 Beschreibung analoger Systeme Beschreibung des Klemmenverhaltens - Teilsystem mit konservativen Klemmen Definition der Klemmentypen Deklaration innerer Knoten - Typ der Flußgröße (Strom,...) - Typ der Differenzgröße (Spannung,...) - Bezugsknoten Einfügen innerer Zweige - Deklaration durch Angabe von Anfangs- und Endknoten sowie Zweigspannung (und -strom) - Beschreibung der Strom-Spannungsdurch simultaneous statement Beziehung ggf. mit zusätzlichen inneren Größen (free QUANTITY) tlw. Beschreibung innerer Zweige durch Komponenten 10

11 Beschreibung analoger Systeme Konservative Klemmen Flußgröße Differenzgröße Deklaration nichtelektrischer Klemmentypen möglich NATURE kinematic IS displacement ACROSS force THROUGH kinematic_ground REFERENCE; => multi-domain-beschreibungen Zusammenfassung wichtiger Deklarationen von Klemmentypen in PACKAGEs PACKAGEs aber nicht Bestandteil des Standards Bezugsknoten Standardisierung und vorläufige Absprachen werden angestrebt 11

12 Beschreibung analoger Systeme Nichtkonservative Klemmen (z. B. bei regelungstechnischem Block) Signalverläufe an Klemmen sind im Zeitbereich kontinuierlich in1 out1 Deklaration von Signalflußklemmen Beziehung zur Beschreibung des Verhaltens simultaneous statement ENTITY prop IS GENERIC (k1 : REAL := 1.0); PORT (QUANTITY in1 : IN REAL; QUANTITY out1 : OUT REAL); END ENTITY prop; Signalflußrichtung ARCHITECTURE a1 OF prop IS BEGIN out1 == k1 * in1; END ARCHITECTURE a1; 12

13 Beschreibung analoger Systeme Mathematische Formulierung (Prinzip) simultaneous statements (=> charakteristische Beziehungen ).... f (v, v,..., i, i,..., s, s, a in, a in,..., a out,...) = 0 kontinuierlich im Zeitbereich Notwendige Bedingungen für Lösbarkeit: v Zweigspannungen (Differenzgrößen) i Zweigströme (through QUANTITY; Flußgrößen) s zusätzliche innere Größen (free QUANTITY) a in Eingangsgrößen (QUANTITY... IN) an nichtkonservativen Klemmen a out Ausgangsgrößen (QUANTITY... OUT) an nichtkonservativen Klemmen Anzahl der charakteristischen Beziehungen = Anzahl der Zweige mit Flußgröße (through QUANTITY i) + Anzahl der free QUANTITY (s) + Anzahl der nichtkonservativen OUT-Klemmen (a out ) Lineare Unabhängigkeit der Beziehungen 13

14 1. Beispiel (analoge Systeme) 14

15 Diode (Problemstellung) anode rs i c i d = is 0 e v d rs i d n vt 1 v d i d q c = tt i d 2 cj0 vj 2 vj v d für v d < vj q c = tt i d sonst cathode Literatur: Christen, E.; Bakalar, K.; Dewey, A. M.; Moser, E.: Analog and Mixed-Signal Modeling Using the VHDL-AMS Language. 36 th DAC, i c = dq c dt Minioritätsladungsträger in den Bahngebieten überwiegen im Durchlaßbereich. Parameter wie bei Spice-Diodenmodell 15

16 Diode (VHDL-AMS-Modell) LIBRARY IEEE, DISCIPLINES; USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.ALL; USE IEEE.MATH_REAL.ALL; ENTITY diode IS GENERIC (is0 : REAL := 1.0E-14; n, vj : REAL := 1.0; tt, cj0, rs : REAL := 0.0); PORT (TERMINAL anode, cathode : ELECTRICAL); END diode; Literatur: Christen, E.; Bakalar, K.; Dewey, A. M.; Moser, E.: Analog and Mixed-Signal Modeling Using the VHDL-AMS Language. 36 th DAC, ARCHITECTURE level0 OF diode IS QUANTITY vd ACROSS id, ic THROUGH anode TO cathode; QUANTITY qc : CHARGE; CONSTANT vt : REAL := ; BEGIN id == is0*(exp((vd-rs*id)/(n*vt)) - 1.0); IF vd < vj USE qc == tt*id - 2.0*cj0*SQRT(vj**2 - vj*vd); ELSE qc == tt*id; END USE; ic == qcídot; END level0; 16

17 2. Beispiel (analoge Systeme) 17

18 Beschreibung analoger Systeme Strukturbeschreibung rc1 rc2 a b c LIBRARY DISCIPLINES; USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.all; USE WORK.ALL; ENTITY rc_sprung IS END ENTITY rc_sprung; ARCHITECTURE v1 OF rc_sprung IS TERMINAL a, b, c : ELECTRICAL; BEGIN innere Knoten vs1: ENTITY sprung(v1) GENERIC MAP (t_rise => 2.0E-3) PORT MAP (a, electrical_ground); rc1: ENTITY rc(v1) GENERIC MAP (4.0E2, 1.0E-6) PORT MAP (a, b, electrical_ground); rc2: ENTITY rc(v1) GENERIC MAP (1.0E3, 1.0E-6) PORT MAP (b, c, electrical_ground); END ARCHITECTURE v1; 18

19 Beschreibung analoger Systeme Diskussion zum Beispiel Auf den ersten Blick aufwendiger als bei Spice. Auswege, die verfolgt werden: - graphische Schaltplaneingabe mit automatischer Netzlistengenerierung - Konverter zur Umwandlung von Spice-Netzlisten nach VHDL-AMS - Einbindung von VHDL-AMS-Modellen (Verhaltensmodellen) in Spice-Netzlisten z. Zt. kein PACKAGE mit Spice-kompatiblen Grundelementen (R, L, C, Transistoren,...) in VHDL-AMS verfügbar Ausweg (wird auch teilweise unterstützt): - Einbinden von Spice-Komponenten invhdl-ams 19

20 Beschreibung und Simulation gemischt analog-digitaler Systeme 20

21 Beschreibung gemischt analog-digitaler Systeme Datenaustausch zwischen analogen und digitalen Modellteilen analoger Modellteil liest digitale Signale digitaler Modellteil analoger Modellteil digitaler Modellteil liest analoge Verläufe ereignisgesteuerte Simulation nächster Ereigniszeitpunkt => next event time NET Lösen eines DAE-Systems mit Spice-Lösungsalgorithmus 21

22 Beschreibung gemischt analog-digitaler Systeme mixed-mode Simulationszyklus Tc Tn Lösung DAE zu Tn Delta-Zyklus Lösen der DAE von Tc bis Tn-0 digitale PROCESSe n alle Ereignisse zur Zeit Tn abgearbeitet? current time next event time (digitale Zeitpunkte) 1. Schritt: Simulation von Tc bis Tn 1) Delta-Zyklus: neuer ASP (analog solution point) zur Zeit Tn, wenn BREAK-Signal j Tc = altes Tn Tn = neue next event time 1) Falls vor Tn Event eintritt (durch Q ABOVE), wird Tn reduziert. 22

23 1. Beispiel (gemischt analog-digitale Systeme) 23

24 Beschreibung gemischt analog-digitaler Systeme Sigma-Delta-Wandler (Analog-Digital-Wandler) getakteter Komparator Eingang Ausgang Bit D/A clk Analoge Signale VHDL-AMS Digitale Signale Taktgenerator (VHDL) 24

25 Sigma-Delta-Wandler 1-Bit D/A Wandler (Randbeschreibung) neues Standard -PACKAGE digitale Eingangsklemmen vdd LIBRARY IEEE, DISCIPLINES; USE IEEE.STD_LOGIC_1164.all; USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.all; port_in 1-Bit D/A vss pin_out elektrische Klemmen (konservativ; analog) ENTITY d2a_verz IS GENERIC (tv_01 : TIME := 2 ns; tv_10 : TIME := 3 ns; tf_01 : REAL := 5.0E-9; tf_10 : REAL := 6.0E-9); PORT (TERMINAL vdd, vss, pin_out: ELECTRICAL; SIGNAL port_in : IN UX01); END ENTITY d2a_verz; 25

26 Sigma-Delta-Wandler 1-Bit-D/A-Wandler (Funktionsbeschreibung) port_in pin_out ARCHITECTURE v1 OF d2a_verz IS QUANTITY v_pin_out ACROSS i_pin_out THROUGH pin_out; SIGNAL xout : REAL := 0.0; BEGIN PROCESS BEGIN Initialisierung eines digitalen reellwertigen Signals, das als Hilfsgröße benutzt wird Eingang xout t t+tv01 WAIT ON port_in; IF port_in = í1í THEN xout <= 2.7 AFTER tv_01; ELSE xout <= 0.0 AFTER tv_10; END IF; END PROCESS; Lesen digitaler von xout Signale für für analoge Beschreibung xout RAMP 0 t+tv01+tf01 v_pin_out == xout'ramp (tf_01, tf_10); END ARCHITECTURE v1; 26

27 Sigma-Delta-Wandler Vergleich der Ergebnisse bei VHDL-AMS-Simulation gegenüber Simulation mit anderem Simulator (für Beispiel) Pulseweite pro Periodendauer Eingang (sinus) Ausgang Unterschiede in Ausgangssignalen ( etwa ) (V) 100p 0.0 Bild 2 (V) : t(s) (out_port-out) -100p 3.0 (V) : /t(s) out Gleiche Genauigkeit, aber Formulierung der Modelle wird bei VHDL-AMS subjektiv als transparenter empfunden Ausgang mit anderem Simulator ( max. Signalwert 3.0) Ausgang bei VHDL-AMS (V) (V) (V) : t(s) out_port 500u 510u 520u 530u 540u 550u t(s) 27

28 Sigma-Delta-Wandler Diskussion zum Beispiel (1) 1/Bit-D/A-Wandler (ohne Initialisierung von xout) ARCHITECTURE v1 OF d2a_verz IS QUANTITY v_pin_out ACROSS i_pin_out THROUGH pin_out; SIGNAL xout : REAL; BEGIN... v_pin_out == xout'ramp (tf_01, tf_10); END ARCHITECTURE v1; Fehlermeldung bei Simulation: REAL LOW # Error: The initial value of Y12.AD.XOUT is -1e+38. No quiescent state solution from this starting point # Occurred in Y12.AD(V1/D2A_VERZ) at time 0 fs 28

29 Sigma-Delta-Wandler Diskussion zum Beispiel (2) kein Fehler der Implementierung des Simulators DAE-Löser Auswertung Digitalteil Arbeitspunktberechnung (quiescent state) beginnt mit Auswertung der analogen Beziehungen durch DAE-Löser dabei Lesen der Anfangswerte der digitalen Signale (im Beispiel für xout; Default-Wert für Initialisierung reellwertiger Signale) ggf. dadurch Konvergenzprobleme des DAE-Lösers mixed-mode Simulationszyklus => Berücksichtigung des mixed-mode Simulationszyklus bei Modellierung erforderlich. 29

30 2. Beispiel (gemischt analog-digitale Systeme) 30

31 Beschreibung gemischt analog-digitaler Systeme A/D-Wandler (ungetaktet) Eingang Ausgang V(A1) schwelle O A1 A/D O LIBRARY DISCIPLINES; USE DISCIPLINES.ELECTROMAGNETIC_SYSTEM.all; ENTITY comparator IS GENERIC (schwelle : REAL := 2.5); PORT (TERMINAL A1 : ELECTRICAL; SIGNAL O : OUT BIT := í0í); END comparator; ARCHITECTURE ideal OF comparator IS QUANTITY v1 ACROSS A1; SIGNAL S : BOOLEAN; BEGIN S <= v1íabove (schwelle); PROCESS (S) BEGIN IF S = TRUE THEN O <= í1í; ELSE O <= í0í; END IF; T END PROCESS; F END ideal; v1 v1 ABOVE schwelle 31

32 Beschreibung gemischt analog-digitaler Systeme Beispiel für Anwendung des A/D-Wandlers: Vergleich von Gatter- und Transistorschaltungen Beschreibung der Eingangssignale als Digitalquellen VHDL (Gate Level) VDHL-AMS (Transistorbeschreibung und A/D - Wandler) Ziel: Vergleich der Signale s1 und s1d, s2 und s2d,... am Ausgang a1, b1, a2, b2, a3, b3, a4, b4, c0 a1, b1, a2, b2, a3, b3, a4, b4, c0 VHDL-Beschreibung auf Gatterniveau Beschreibung der Eingangssignale als Analogquellen Adder mit Transistormodellen carry look ahead adder s1, s2, s3, s4, c4 s1d s2d s3d s4d c4d A/D-Wandler zu vergleichende Signale 32

33 Vergleich von Gatter- und Transistorschaltungen Simulationsergebnisse 1. Gate Level 2. Transistorniveau s1 s2 => Verwendung desselben Ausgabetools möglich. s3 s4 c4 Vergleich der Genauigkeit bei unterschiedlicher Modellierung 33

34 Beispiel A/D-Wandler Diskussion (1) Verlauf an Eingang A1 ENTITY comparator IS GENERIC (schwelle : REAL := 2.5); PORT (TERMINAL A1 : ELECTRICAL; SIGNAL O : OUT BIT := í0í); END comparator; Verlauf an Ausgang O ARCHITECTURE geht_nicht OF comparator IS QUANTITY v1 ACROSS A1; BEGIN O <= To_bit (v1 > schwelle); END geht_nicht; keine Aktivierung des digitalen Lösungsalgorithmus ARCHITECTURE geht OF comparator IS QUANTITY v1 ACROSS A1; BEGIN PROCESS (v1íabove(schwelle)) BEGIN O <= To_bit (v1 > schwelle); END PROCESS; END geht; 34

35 Beispiel A/D-Wandler Funktion To_bit PACKAGE convert IS FUNCTION To_bit (condition : BOOLEAN) RETURN BIT; END convert; PACKAGE BODY convert IS FALSE 0 TRUE 1 FUNCTION To_bit (condition : BOOLEAN) RETURN BIT IS BEGIN IF condition THEN RETURN í1í; ELSE RETURN í0í; END IF; END FUNCTION To_bit; END PACKAGE BODY convert; 35

36 Beispiel A/D-Wandler Diskussion zum Beispiel (2) Analoge Signaländerungen werden (gemäß IEEE Standard) bei der Lösung der digitalen Beziehungen erst zum nächsten digitalen Ereigniszeitpunkt ausgewertet. Ggf. muß eine digitales Signal mit q ABOVE generiert werden, um bei Änderung von analogen Signalen den digitalen Lösungsalgorithmus zu aktivieren. D. h. Berücksichtigung des mixed-mode Simulationszyklus bei Modellierung erforderlich. 36

37 Modellierung gemischt analog-digitaler Systeme (1) Generierung digitaler Ereignisse über ABOVE-Attribut analoger Teil digital Teil PROCESSes Unterbrechung durch BREAK 37

38 Modellierung gemischt analog-digitaler Systeme (2) Ggf. Initialisierung digitaler (z. B. reellwertiger) Signale erforderlich Ggf. Generierung digitaler Ereignisse bei Änderungen analoger Signale, um digitalen Lösungsalgorithmus anzustoßen mit analog_quantity ABOVE (schwelle) Ggf. Aktivierung des analogen (DAE-) Lösers bei Änderungen im Digitalteil (z. B. während der Arbeistpunktberechnung) BREAK ON digital_out ; 38

39 Zusammenfassung 39

40 Zusammenfassung Stand der Aktivitäten Standardisierung der Sprache abgeschlossen Informationen der IEEE Working Group über kommerzielle Simulatoren im Laufe des Jahres verfügbar VHDL-AMS Design Station von Mentor Graphics VERIAS HDL TM - VHDL-AMS von Analogy Aktivitäten an Hochschulen und von Nutzergruppen z. B. Bereitstellung von Tools (z. B. Mast -> VHDL-AMS) 40

41 Zusammenfassung Folgerungen VHDL-AMS ist eine leistungsfähige Sprache, die Vorzüge von VHDL mit Möglichkeiten zur Beschreibung analoger und analog-digitaler Systeme vereint. VHDL-AMS ist eine Obermenge von VHDL. Gut lesbare digitale, analoge und gemischt analogdigitale Modelle können mit VHDL-AMS erstellt werden. Eine intuitive Modellierung ist möglich. Bei gemischt analog-digitalen Modellen müssen aber eventuell Besonderheiten des analog-digitalen Simulationszyklus berücksichtigt werden. Kommerzielle Werkzeuge (Simulatoren, Ergänzungstools) in Kürze verfügbar. Einsatzmöglichkeiten sollten geprüft und ggf. mit Einsatzvorbereitung (Qualifizierung,...) begonnen werden 41