Vorlesung Modellierung und Simulation heterogener Systeme

Transkript

1 Vorlesung Modellierung und Simulation heterogener Systeme Modellierung heterogener Systeme Modellierung von Kommunikation Christoph Grimm 2003

2 Überblick über Semesterstoff Simulation ereignisdiskreter Systeme, SystemC Grundlagen Methodik Modellierung von Hw/Sw-Systemen Modellierung von Registertransfers Modellierung von Kommunikation: Bustransaktionen, Busprotokolle, Funktionale Modellierung Nichtdeterministische Modelle, Verfeinerung

3 Inhalt Kurze Zusammenfassung: Datentypen von SystemC Abstraktion der Kommunikation: Pingenaue Kommunikation Beispiel Buszyklengenaue Kommunikation Beispiel Modellierung der Kommunikation in Channels

4 Datentypen in SystemC 2.0

5 Signale auf RT-Ebene Signale entsprechen elektrischen Leitungen (Spannungs-)Pegel auf elektrischer Leitung ist Träger der binär dargestellten Information 1, High, H 0, Low, L Der Spannungspegel kann auf unterschiedliche Art und Weise zustandekommen; entsprechend sprechen wir von: Uninitialized ( U ) Forcing 1 ( 1 ) Forcing 0 ( 0 ) Forcing Unknown ( X ) Weak 1 ( H ) Weak 0 ( L ) Weak Unknown ( W ) High Impedance ( Z ) Don t care ( - )

6 Meilensteine der Verfeinerung Executable Spec. Untimed Functional Model Timed Functional Model Bus-Cycle Accurate Model Clock-Cycle Accurate Model Register-Transfer Model Parallelität geschätzte Laufzeiten [sec] Busse, Kommunikation Taktzyklen Realisierung

7 Modellierung der Kommunikation Bisher: Alles in einem Block Keine Kommunikation zwischen Blöcken. TI-RISC: Modellierung des Speichers als Array von Registern, auf die CPU mit IR = PC[RAM] Computer: CPU und Speicher sind zwei Bauelemente, die Bus miteinander kommunizieren. Bisher nicht betrachtet: Modellierung der Kommunikation! unmittelbar zugreifen kann.

8 Taktzyklen- und Pingenaue Kommunikation Einfaches Beispiel: Verbindung Ram/ChipsatzProzessor DB CS Glue CPU RAM Logic Cache Controller RAS, ( Chipsatz ) Write Adr CAS DB Write AB

9 Lesen aus Speicher

10 Lesen aus Speicher (Fast Page Mode Read Cycle) Typisch: Sehr viele spezielle Zugriffsmöglichkeiten, die Speicherzugriff beschleunigen

11 SC_MODULE(ti_ram) // Signals of the RAM interface: sc_inout<sc_lv<8> > db; sc_in<sc_lv<8> > adr; sc_in<sc_logic> write, ras, cas, cs; // 64k Speicher in 255 Reihen zu 255 Spalten a 8 Bit: sc_lv<8> ram[255][255]; sc_lv<8> row; // No timing modeled void row_adress() row = adr.read(); } // No timing modeled void read_write() if (cs.read() == '1') if (write.read() == '1') ram[row.to_uint()][adr.read().to_uint()] = db.read(); else db = ram[row.to_uint()][adr.read().to_uint()]; } SC_CTOR(ti_ram) SC_THREAD(row_adress) sensitive_pos << ras; SC_THREAD(read_write) sensitive_pos << cas; } };

12 SC_MODULE(ti_ram) // Signals of the RAM interface: sc_inout<sc_lv<8> > db; sc_in<sc_lv<8> > adr; Interface sc_in<sc_logic> write, ras, cas, cs; // 64k Memory in 255 Reihen zu 255 Spalten: sc_lv<8> ram[255][255]; sc_lv<8> row; // No timing modeled void row_adress() row = adr.read(); } Funktion, void read_write() if (cs.read() == '1') if (write.read() Verhalten == '1') von Interface ram[row.to_uint()][adr.read().to_uint()] = db.read(); else db = ram[row.to_uint()][adr.read().to_uint()]; } SC_CTOR(ti_ram) SC_THREAD(row_adress) sensitive_pos << ras; SC_THREAD(read_write) sensitive_pos << cas; } };

13 Abstraktion von Pin-Genauer Kommunikation am Beispiel Einfaches Beispiel: Verbindung Ram/Chipsatz/Prozessor ist recht komplex, aber nicht abstrahiert oder hinter hierarchischer Struktur verborgen! DB RAM CS Glue CPU Logic RAS, ( Chipsatz ) Write Adr CAS DB Write AB BUS

14 Modellierung von Kommunikation Komplexität von Hardware/Software-Systemen liegt häufig in Kommunikation : Caches, Puffer, Busse bzw. Businterfaces erfordern einen hohen Anteil vom Entwurfsaufwand. Optimierung des Systems läuft häufig auf Optimierung der Kommunikationsressourcen hinaus (Größe/Organisation Cache, Größe der Puffer, Anzahl und Geschwindigkeit der Busse). Daher in aktuellen Modellierungssprachen Möglichkeit, Kommunikation mit verschiedener Genauigkeit zu modellieren Aktuelle Modellierungssprachen: SpecC, SystemC, SystemVerilog

15 Abstraktionsebenen der Kommunikation Funktionale/Transaktionsgenaue Modellierung Kommunikation wird durch abstrakte Nachrichten modelliert Buszyklengenaue Modellierung Adapter stellen Übersetzung zu wichtigen PINs her Protokolle (Handshake, etc.) werden detailliert modelliert Taktzyklen- und Pingenaue Modellierung Kommunikation wird durch physikalische Signale modelliert Mindestens Taktzyklengenaue Betrachtung der Signale Für Leistungsevaluation u. Systemsimulation i. d. R. nicht nötig

16 Strategien zur Abstraktion der Kommunikation 1. Trennung von Funktion und Interface des Moduls Bessere Strukturierung des Modells, Adapterklassen schaffen Schnittstelle zu pingenauer Modellierung 2. Channels/Interfaces SpecC, SystemC, SystemVerilog Erlaubt es, einfaches, funktionales Verhalten eines Kanals zu modellieren (aber keine Events) 3. Hierarchische Kanäle SystemC Kanal ist eigenständiges Modul, welches hierarchische Struktur und eigene Events haben kann. 4. Polymorphe Signale, Actor-Basierte Modellierung ab SystemC 4.0, [in Forschung: Ptolemy (UCB), ASC (Uni FFM)]

17 Trennung von Funktion und Interface Vorteile: Systemevaluierung kann mit abstraktem, einfachen Modell begonnen werden, wo Funktionen direkt über Methodenaufrufe kommunizieren. Adapter(klassen) können später hinzugefügt werden und realisieren Übersetzung in konkretes, pin-genaues Protokoll. Trennung Funktion/Interface ermöglicht Re-Use der Funktion in anderer Umgebung!!!

18 Master/Slave Library von SystemC Unterstützt in SystemC Trennung von Funktion und Kommunikation Kommunikation von Modulen über Links. Master: Slave: Neue Prozesstypen: Master: Initiert eine Kommunikation ( Methodenaufruf) Slave: Wird aufgerufen Master/Slave Kommunikation bewirkt inlining des Slave-Prozesses.

19 Master/Slave Library von SystemC Normaler, ereignisdiskret aktivierter Prozess Channel: sc_link_mp Master: Slave: Zuordnung von Prozess zu gelesenem bzw. geschriebenen Port: SC_SLAVE( method_name, port_name) Ports: sc_inmaster, sc_outmaster, sc_inoutmaster, sc_master Ports: sc_outslave, sc_inslave, sc_inoutslave, sc_slave

20 Beispiel SC_MODULE(producer) sc_outmaster<int> output; Prozesse, die output schreiben. }; SC_MODULE(consumer) sc_inslave<int> input; void consume() } SC_CTOR(consumer) SC_SLAVE(consume, input); } }; producer prod("p1"); consumer cons("c1"); sc_link_mp<int> bus;//verbindung Master-Slave prod.output(bus); cons.input(bus);

21 Funktionale Modellierung des Speicherzugriffs am Beispiel Einfaches Beispiel: Direkte Verbindung RAM/CPU über funktionale Schnittstelle ( Functional Level Interface ) DB RAM do_data() CS CPU PC = bus_read(adr); Glue Logic RAS, ( Chipsatz ) Write Adr CAS DB Write AB

22 Modellierung des Speicherzugriffs mit Master/Slave Bibliothek RAM: do_data() do_row() do_column()

23 Zusammenfassung Modellierung von Kommunikation: Funktional Buszyklengenau Pingenau SystemC Master/Slave Library: Modellierung von Kommunikation auf o. g. Abstraktionsebenen SC_MASTER, SC_SLAVE sc_link_mp

24 Übung Installation Master/Slave Bibliothek Beispiele

25 Änderungen an CPU sc_in<bool> clk; sc_outmaster<sc_bv<8> > row; sc_outmaster<sc_bv<8> > col; sc_inoutmaster<sc_bv<8> > data; sc_bv<8> read_ram(unsigned addr) row = addr/255; col = addr%255; return data; } case fetch: ir = read_ram( pc.read().to_uint() ); pc = pc.read().to_uint()+1; zustand = decode; break;

26 SC_MODULE(ti_ram) sc_inoutslave<sc_bv<8> > data; sc_inslave<sc_bv<8> > row; sc_inslave<sc_bv<8> > col; void do_data() if(data.input()) ram[row_reg][col_reg] = data; else data = ram[row_reg][col_reg]; } void do_row() row_reg = row.read().to_uint(); } void do_col() col_reg = col.read().to_uint(); } unsigned row_reg, col_reg; sc_bv<8> ram[255][255]; // 64 kbyte SC_CTOR(ti_ram) SC_SLAVE(do_data, data); SC_SLAVE(do_row, row); SC_SLAVE(do_col, col); } }; Interface Funktion

27 Praktikum Praktikum "Modellierung&Simulation Vorname Mudiaga Frank Üfuk Ashley Max Name Obada Abromeit Ünlü? Williams Slowjagin Aufgabe, Betreuer PWM-Treiber (Ch. Grimm, Ch. Meise) Prozessor mit Cache-Controller (Ch. Grimm) Sigma-Delta-Wandler? (Ch. Grimm) Ventil (Christian Meise) Modellierung von Unsicherheit (W. Heupke)