Inhaltsverzeichnis VII. 1 Einleitung 1

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1 Klaus Fricke Digitaltechnik Lehr- und Ubungsbuch fur Elektrotechniker und Informatiker 6., uberarbeitete Auflage Mit 210 Abbildungen und 103 Tabellen STUDIUM VIEWEG+ TEUBNER

2 VII Inhaltsverzeichnis 1 Einleitung 1 2 Codierung und Zahlensysteme Codes Dualcode Festkomma-Arithmetik im Dualsystem Ganzzahlige Addition im Dualsystem Addition von Festkommazahlen Einerkomplementdarstellung Zweierkomplementdarstellung Subtraktion in Zweierkomplementdarstellung Bereichsiiberschreitung Multiplikation Division Hexadezimalcode Oktalcode Graycode BCD-Code Alphanumerische Codes Ubungen 13 3 Schaltalgebra Schaltvariable und Schaltfunktion Zweistellige Schaltfunktionen Rechenregeln Vereinfachte Schreibweise Kanonische disjunktive Normalform (KDNF) Kanonische konjunktive Normalform (KKNF) Darstellung von Funktionen mit der KKNF und KDNF Minimieren mit Hilfe der Schaltalgebra Schaltsymbole Grundsatzlicher Aufbau der Symbole Die Abhangigkeitsnotation Die UND-Abhangigkeit (G) Die ODER-Abhangigkeit (V) Die EXOR-Abhangigkeit (N) Die yerbindungs-abhangigkeit (Z) Die Ubertragungs-Abhangigkeit (X) Ubungen 30 4 Verhalten logischer Gatter Positive und negative Logik Definition der Schaltzeiten Ubertragungskennlinie, Storabstand 34

3 VIII Inhaltsverzeichnis 4.4 Ausgange Offener Kollektor (Open Collector) Tri-State-Ausgang Ubungen 38 5 Schaltungstechnik CMOS Fan-Out Grundschaltungen NAND und NOR Transmission-Gate Tri-State-Ausgang CMOS-Eigenschaften TTL Belastung der Ausgange Emitter-Coupled Logic (ECL) Integrierte Injektions-Logik (I 2 L) Verlustleistung und Schaltverhalten von Transistorschaltern Ubungen 51 6 Schaltnetze Minimierung mit Karnaugh-Veitch-Diagramnien Minimierung der KDNF Minimierung der KKNF Karnaugh-Veitch-Diagramme fur 2 bis 6 Eingangsvariablen Unvollstandig spezifizierte Funktionen Das Quine-McCluskey-Verfahren Andere Optimierungsziele Umwandlung UND/ODER-Schaltnetz in NAND-Schaltnetz Umwandlung ODER/UND-Schaltnetz in NOR-Schaltnetz Laufzeiteffekte in Schaltnetzen Strukturhazards Funktionshazards Klassifizierung von Hazards Ubungen 69 7 Asynchrone Schaltwerke Prinzipieller Aufbau von Schaltwerken Analyse asynchroner Schaltwerke Systematische Analyse Analyse unter Berucksichtigung der Gatterlaufzeit Speicherglieder RS-Flipflop ~~ZZ~~~Z^ZZ~ZZ~J RS-Flipflop mit Takteingang Taktpegelgesteuertes D-Flipflop FlankengesteuertesD-Flipflop \'ZZZ'.'.'".'.'.." Zweiflankensteuerung JK-Flipflop ZZZZ~ZZZ~~ZZZ~Z.M T-Flipflop gg Beispiel gg

4 Inhaltsverzeichnis IX Zusammenfassung Flipflops Ubungen 90 8 Synchrone Schaltwerke Beispiel 1: Schaltwerk,,Binarzahler" Moore-Schaltwerk Mealy-Schaltwerk Beispiel 2: Mealy-Schaltwerk,,Maschinensteuerung" Realisierung der Maschinensteuerung als Moore-Schaltwerk Zustandskodierung Binare Kodierung Kodierung nach dem Gray-Kode Ausgangsorientierte Kodierung ,,One-Hot"-Kodierung Wahl der Flipflops Zeitverhalten von Schaltwerken Ubungen Multiplexer und Code-Umsetzer Ill 9.1 Multiplexer Ill Multiplexer-Realisierung von Funktionen Code-Umsetzer Der BCD/Dezimal-Code-Umsetzer Demultiplexer Erzeugung von Funktionsbiindeln Analoge Multiplexer und Demultiplexer Ubungen Digitate Zahler Asynchrone Zahler Mod-8-Binarzahler Mod-6-Zahler Asynchrone Riickwartszahler Zeitverhalten asynchroner Zahler Synchrone Zahler Bit-Dualzahler Mod-6-Zahler im Gray-Code Der synchrone 4-Bit Aufwarts/Abwarts-Binarzahler Ubungen Schieberegister Zeitverhalten von Schieberegistern Schieberegister Ruckgekoppelte Schieberegister Moebius-Zahler, Johnson-Zahler Pseudo-Zufallsfolgen Ubungen 140

5 Inhaltsverzeichnis 12 Arithmetische Bausteine Volladdierer Serienaddierer Ripple-Carry-Addierer Carry-Look-Ahead Addierer Kaskadierung von Carry-Look-Ahead-Addierern Vergleich der Addierer Arithmetisch-logische-Recheneinheiten (ALU) Beispiele fur Operationen Komparatoren Bit-Komparator Kaskadierbare Komparatoren Ubungen Digitale Speicher Prinzipieller Aufbau von Speicherbausteinen ROM PROM EPROM EEPROM EAROM NOVRAM Statisches RAM (SRAM) Aufbau eines SRAM Beispiel SRAM Dynamisches RAM (DRAM) Aufbau eines DRAM Beispiel DRAM SDRAM (Synchrones DRAM) DDR-RAM (Double Data Rate DRAM) Eimerkettenspeicher Beispiel eines FIFOs Kaskadierung von Speichern Erweiterung der Wortlange Erweiterung der Speicherkapazitat Volldekodierung Teildekodierung Lineare Dekodierung Ubungen Programmierbare Logikbausteine ASIC-Familien """'.'.'"'.""'.'.!!"""""'."'"""""""""'.""! Programmierbare Logik-IC (PLD) PLD-Typen ROM, EPROM, EEPROM PLA PAL GAL 201

6 Inhaltsverzeichnis XI 14.7 Programmierung von PLD-Bausteinen Test Field Programmable Gate Arrays (FPGA) Aufbau eines FPGA Konfigurierbare Logik-Blocke (CLB) IO-Block Verbindungsleitungen Programmierung eines FPGA CPLD Aufbau einer CPLD Logik-Array Blocke (LAB) IO-Steuerung GroBe der CPLD Gate-Arrays Aufbau von Channelled Gate-Arrays Standardzellen-ASIC yollkundendesign-asics Ubungen VHDL Entwurfsverfahren fur digitale Schaltungen Die Struktur von VHDL Typen Operatoren Entity Architecture Prozesse StrukrurellerEntwurf Busse Ubungen Mikroprozessoren Prinzip kooperierender Schaltwerke Der Von-Neumann-Rechner Operationswerk Leitwerk Speicher Ein- und Ausgabe Betrieb Architektur des 68HC Anschlusse des 68HC Funktionsablaufe bei der Befehlsausfuhrung CPU-Register Speicher Assembler-Programmierung Adressierungsarten Befehlssatz Konventionen Transfer-Befehle 249

7 XII Inhaltsverzeichnis Speicher-Befehle Lade-Befehle Arithmetische Befehle: Negation Arithmetische Befehle: Addition Arithmetische Befehle: Subtraktion Arithmetische Befehle: Inkrement und Dekrement Arithmetische Befehle: Vergleich Logische Operationen Schiebe- und Rotations-Befehle Bitmanipulations-Befehle Absolut adressierter Sprung Relativ adressierter Sprung Bedingte Sprunge Befehle fur Unterprogramme Assembleranweisungen Interrupt-Bearbeitung Ubungen 270 A Anhang 271 A.I Die Abhangigkeitsnotation 271 A.2 Befehlssatz des 68HC A.3 Losungen der Aufgaben 283 A.4 Literatur 309 A.5 Sachwortregister 313