Teil II 2.2 Standard-Schaltnetze als Grundlage für Rechner

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1 Teil II 2.2 Standard-Schaltnetze als Grundlage für Rechner Addier- und Multiplizierwerke Halb-Addierer, Voll-Addierer Multiplizierer Schaltnetze zur Auswahl von Adress- und Datenleitungen Multiplexer Demultiplexer Schaltnetze zum Vergleich von Datenwörtern Komparator Codierer und Decodierer Programmierbare Schaltnetze (PLA) arithmetisch-logische Einheit (ALU) parametrisierbare Schaltnetze arithmetische Einheiten und ALUs 1

2 Schaltnetze Definition: Schaltnetze Ein Ein Schaltnetz F ist ist die die technische Realisierung einer n-stelligen m-wertigen booleschen Funktion f: f: {0, {0, 1} 1} n n {0, {0, 1} 1} m wobei f f aus aus m 1-wertigen booleschen Schaltfunktionen f i f: i :{0, 1} 1} n n {0, {0, 1} 1} aufgebaut ist. ist. Ein Ein Schaltnetz bildet somit ein ein n-tupel von von Eingabevariablen e = (e (e e n ) n ) ab ab auf auf ein ein m-tupel (a (a a m ) ) von von Ausgabevariablen. Schreibweise: f(e) f(e) = f(e f(e e n ) n ) (f (f 1 (e), 1 (e), f 2 f(e), ,, f m f (e)) (e)) = (a (a a m ) ) = f(e) f(e) e 1 Schaubild: f 1 (e 1... e n ) e Schaltnetz 2. f 2 (e 1... e n ) e.. F... f(e) e (charkteristische DMF F ) n f m (e 1... e n ) Anmerkung: Schaltnetze haben kombinatorisches Schaltverhalten. Das heißt, die Ausgabewerte hängen nur von den Werten der Eingänge ab. 2

3 Entwurf vs. Analyse von Schaltnetzen Entwurf Analyse Beschreibung des Anendungsproblems Für F Funktionsgleichung oder Wertetabelle aufstellen Blockschaltbilder durch Detailaufbau ersetzen Falls F m-wertig, F aufteilen in f 1,.., f m Minterme und DNF f i aufstellen In der Gatter-Ansicht von den Ausgängen her beschreibenden Term für die Schaltfunktion rekonstruieren. DMF F = DMF f1... DMF fm bestimmen 2-stufiges Schaltnetz ableiten und zeichnen (evtl. Gatter gemeinsam nutzen) DMF F bestimmen Wertetabelle für F charakteristische DMF F 3

4 Halb-Addierer Definition: Ein Ein Halb-Addierer ist ist ein ein Schaltnetz, das das als als Eingabe zwei zwei binäre Ziffern e 1 und 1 und e 2 erhält, 2 diese addiert und und das das Ergebnis mit mit zwei zwei Ausgängen darstellt: s (arithmetische Summe) c (Carry, Übertrag) Charakteristische DMF DMF HA : HA : s = e 1 e' 1 e' + e' 2 e' 2 1 e 1 2 = 2 e 1 1 e 2 2 c = e 1 e = DMF DMF S S = DMF DMF C C Werte-Tabelle e 1 e 2 c s Realisierung mit: UND-Gatter plus XOR-Gatter e 1 e 2 =1 s c Blockschaltbild: e 1 e 2 c HA s 4

5 Aufgabe: Voll-Addierer Gegeben: zwei n-stellige Binärzahlen: x=(x n-1... x 0 ) und y=(y n-1... y 0 ) Gesucht: Schaltnetz zur Berechnung der Summe: x + y (Beachte: das Zeichen + steht hier für die Addition!) Ansatz: modularer Aufbau aus Addierern für die einzelnen Ziffern und y i Problem: an den Stellen i > 0 muss eventuell ein Übertrag aus der Addition der vorangegangenen Stelle (i-1) berücksichtigt werden. x + y = (e x,n 1... e x,1 e x,0 ) + (e y,n 1... e y,1 e y,0 )... u.u. Übertrag pro Ziffer = (s n s n 1. s 1 s 0 ) evtl. Gesamt-Übertrag => Halb-Addierer können nicht verwendet werden, da sie nur 2 Eingänge haben. Wegen evtl. Übertrag braucht man einen weiteren Eingang! 5

6 Aufstellung einer Wertetabelle für Addierer an Stelle i x + y = (e x,n 1... e x,1 e x,0 ) + (e y,n 1... e y,1 e y,0 )... u.u. Übertrag pro Ziffer = (s n s n 1... s 1 s 0 ) evtl. Gesamt-Übertrag Werte-Tabelle für F VA e x,i e y,i c i-1 c i s i Funktionsgleichungen für s i und c i s i = (e x,i e y,i ) c i-1 (ungerade Eingänge) c i = e' x,i e y,i c i-1 +e x,i e' y,i c i-1 + e x,i e y,i c' i-1 + e x,i e y,i c i-1 = (e x,i e y,i ) c i-1 + e x,i e y,i 6

7 Abbilden der Addier-Funktion auf ein Schaltnetz Funktionsgleichungen für s i und c i s i = (e x,i e y,i ) c i-1 Idee: Ein XOR-Gatter lässt sich c i = (e x,i e y,i ) c i-1 + e x,i e y,i gemeinsam nutzen. Realisierung von F VA =1 =1 s i Blockschaltbild: Voll-Addierer (FA = Full Adder) e x,i e y,i 1 c i c i FA c i 1 e x,i e y,i c i 1 s i 7

8 Alternative: Aufbau des Voll-Addierers aus zwei Halb-Addierern Ansatz: Komposition der Funktion der F VA aus der Funktion F HA Realisierung von F VA durch Kopplung zweier Halb-Addierer e x,i 1. Halb-Addierer 2. Halb-Addierer e y,i s i c i 1 c i 8

9 Parallel-Addierer (für n-stellige Binärzahlen) Ausgangssituation: x + y = (e x,n 1... e x,1 e x,0 ) + (e y,n 1... e y,1 e y,0 ) Ansatz: Ein Addierer für zwei n-stellige Binärzahlen lässt sich realisieren, indem man n Voll-Addierer parallel anordnet zu einem Addierer, bei dem der Übertrag von rechts nach links durchläuft. Verdrahtung gemäß folgendem Schema:... = (s n s n 1... s 1 s 0 ) evtl. Gesamt-Übertrag e e c e e c e x,3 y,3 e e x,n e y,n x,2 y,2 x,1 y,1 c 3 2 c n 1 1 c n... FA FA FA FA c 1 = 0 s n s 3 s 2 s 1 9

10 n-bit Parallel-Addierer Blockschaltbild (n=4) a + b = (e a,3 e a,2 e a,1 e a,0 ) + (e b,3 e b,2 e b,1 e b,0 ) = s a b c 4-Bit-PA s Addierer mit durchlaufendem Übertrag werden auch als Ripple-Carry Addierer bezeichnet (Ripple = Durchplätschern ). Weil der Übertrag durch alle Glieder durchgereicht wird, ergeben sich lange Schaltzeiten (proportional zur Stelligkeit n). => Nur der Aufbau ist parallel, nicht die Arbeitsweise! Frage: Kann man auch echt parallel addieren? Antwort: Ja, siehe Vertiefungsfoliensatz 10

11 Modularer Aufbau komplexer Schaltungen Komplexe Schaltungen werden aus Moduln aufgebaut. Auf höheren Ebenen abstrahiert man vom Aufbau elementarer Module. Details werden in einer "Black-Box" versteckt. Ebene 3 (als Black-Box) a 1... a 4 b 1... b 4 Schaltnetz F y 1 y 2 y 3 Schritt 2 (gemischt) a b a = 1-Bit-Komp < b > a = 1-Bit-Komp < b > a = 1-Bit-Komp < b > a = 1-Bit-Komp < b > 1 1 y 1 y 2 a 3 a 2 a 1 a 0 b 3 b 2 b 1 b 0 a i = b i y 3 Ebene 1 (alle Details) e e D- FF 2 D- FF 1 D- FF D 2 D 1 e D 0 D- FF 2 D- FF 1 D- FF D 2 D 1 D 0 D- FF 2 D- FF 1 D- FF 0 D 2 D 1 D 0 11

12 Paralleler (4-Bit) Mulitplizierer Multiplikation: B 3 B 2 B 1 B 0 A 3 A 2 A 1 A 0 = P 7 P 6 P 5 P 4 P 3 P 2 P 1 P 0 4-Bit Multiplizierer = 12

13 Paralleler (4-Bit) Mulitplizierer Beispiel: B 3 B 2 B 1 B 0 A 3 A 2 A 1 A 0 = P 7 P 6... P 1 P = = B 3 B 2 B 1 B 0 A 0 A 1 A 2 A 3 P 7 P 6 P 5 P 4 P 3 P 2 P 1 P 0 13

14 Auswahl-Schaltnetze 1:4-Demultiplexer 4:1-Multiplexer a e 0 e X a 1 a 2 a X 0 e 1 X e 2 a 0 e 3 X s 1 s = a 3 s 1 s = e 2 Anmerkungen: Der am Eingang anliegende Wert X wird unverändert durchgeschaltet. 14

15 Multiplexer Motivation: Für Steuerungsaufgaben benötigt man Schaltnetze, mit denen man aus einem Leitungsbündel (aus n Leitungen) gezielt eine auswählen kann. Die Auswahl einer bestimmten Leitung soll dabei über Eingabe ihrer binär codierten Nummer erfolgen. Definition: Ein Ein m:1-multiplexer ist ist ein ein Schaltnetz, das das aus aus m = 2 n n Eingängen e e... m-1 den m-1 den Eingang e i auswählt i und und unverändert zum zum Ausgang a durchreicht, dessen Inde i mit mit der der Binärzahl übereinstimmt, die die an an den den Steuereingängen s s... n-1 anliegt. n-1 Blockschaltbild: 4:1- Multiplexer e 0 e 1 e 2 e 3 4:1- Mux a s 1 s 0 15

16 Schaltnetz für 4:1-Multiplexer Werte-Tabelle: Die Belegung der Eingabeleitungen e 0 e 1 e 2 e 3 ist für die Logik des Schaltnetzes ohne Bedeutung. Es genügt die (weit weniger aufwendige) Modellierung der Funktion f(s 0, s 1 ) = a gemäß: s 1 s 0 a 0 0 e e e e 3 e 0 e 1 e 2 1 a e s 1 s 0 16

17 Demultiplexer Definition: Ein Ein 1:m-Demultiplexer ist ist ein ein Schaltnetz, das das ein ein am am Eingang e anliegendes Signal unverändert zu zu dem dem Ausgang i i durchleitet, dessen Inde i mit mit der der Binärzahl übereinstimmt, die die an an den den Steuereingängen s s... n-1 anliegt. n-1 Blockschaltbild: 1:4- e 1:4- Demux a 0 a 1 a 2 a 3 Anmerkungen: s 1 s 0 Demultiplexer ist Gegenstück zum Multiplexer. Mit n Steuerleitungen kann man 2 n Datenleitungen steuern => Für m Datenleitungen benötigt man log 2 (m) Steuerleitungen. 17

18 Vergleich von Binärwörtern: Komparator Motivation: Eine weitere grundlegende Schaltung wird zum Vergleich von n-stelligen Binärwörtern a, b {0, 1} n benötigt. Je nach Bedarf entwirft man Schaltnetze für den Test auf: a = b, a < b, a > b bzw. Kombinationen davon. Definition: Ein Ein n-bit-komparator vergleicht zwei zwei binärcodierte Zahlen a und und b und und stellt stellt das das Ergebnis an an seinen Ausgängen bereit. Beispiel: 1-Bit-Komparator (a, b {0, 1} 1 Test auf =, < und >) Werte-Tabelle: b a y 1 y 2 y 3 a=b a < b a > b

19 DMF: Als Übungsaufgabe! Schaltnetz für 1-Bit-Komparator Schaltnetz: 1 y 1 y 2 y 3 a b Blockschaltbild: a b = 1-Bit-Komp < > y 1 y 2 y 3 19

20 Schaltnetz: a b Schaltnetz für 4-Bit-Komparator a i = b i a 3? b 3 y 1 a = 1-Bit-Komp < b > a 2? b 2 a = 1-Bit-Komp < b > 1 y 2 a 1? b 1 a = 1-Bit-Komp < b > a 0? b 0 a = 1-Bit-Komp < b > 1 y 3 a 3 a 2 a 1 a 0 b 3 b 2 b 1 b 0 20

21 Codierer Motivation: Man kann n-stellige Binärwörter von einem Schaltnetz zu einem anderen mit n parallelen Leitungen übertragen. Bei langen Binärwörtern ist dies jedoch unpraktisch, da man zu dicke Kable brauchen würde. Beispiel: Fernsteuerung (über Kabel) von n Lampen. Schalter für Auswahl 1:n... A Wie kann man Leitungen einsparen? B n Lampen... Frage: Welche Schaltfunktionen müssen die Bauteile A und B erfüllen, um zur Übertragung mit weniger als n Leitungen auszukommen? 21

22 Codierer Lösungsansatz: Man codiert das zu übertragende n-stellige Binärwort a als m-stelliges Binärwort b wobei m < n ist. Voraussetzung ist dabei, dass sich das Eingabewort e als m-stelliges Binärwort darstellen lässt und dass, jeweils immer nur einer der Eingänge den Wert 1 hat. Dies ist der Fall, wenn man n = 2 m Eingänge und m Ausgänge hat und weiß, dass jeweils immer nur einer der Eingänge den Wert 1 hat. Eingangs- Variable e=(e 1... e n )... Codierer... Ausgangs- Variable a=(a 1... a m ) Code c : E -> A Das heißt, Zeichen des Codes E {0, 1} n werden abgebildet auf Wörter aus A = {0, 1} m. 22

23 Codierer Definition: Ein Ein Codierer ist ist ein ein Schaltnetz, das das ein ein n-stelliges binäres Eingabezeichen auf auf ein ein m-stelliges binäres Codewort abbildet. Beispiel: 8:3-Codierer (8 Eingänge, 3 Ausgänge) Anwendung: Gegeben sind 8 Eingansleitungen, von denen jeweils nur eine aktiv (=1) ist. Codierer soll als 3-stellige Binärzahl angeben, welcher Eingang aktiv ist. e 7 e 6 e 5 e 4 e 3 e 2 e 1 e 0 a 2 a 1 a 0 dezimal Werte-Tabelle für :3-Codierer:

24 Codierer Problem: Für die 8 Eingänge gibt es insgesamt 2 8 verschiedene Belegungen. In der Werte-Tabelle werden aber nur 8 berücksichtigt. Was ist, wenn ein anderer Eingabewert anliegt? Ausweg: Führe Prioritisierung ein, d.h. berücksichtige nur das höchste gesetzte BIT (MSB-Priorität, Most Significant BIT) Werte-Tabelle für 8:3-Codierer Unterhalb der Diagonalen stehen nur x-einträge (für don't care ). Man kann x nach freier Wahl mit 0 oder 1 belegen, da diese Stelle nichts an der Abbildung ändert. e 7 e 6 e 5 e 4 e 3 e 2 e 1 e 0 a 2 a 1 a x x x x x x x x x x x x x x x x x x x x x x x x x x x x

25 Schaltnetz-Entwurf für 8:3-Codierer Ansatz: Die Erstellung der DNF's wird für a 2 a 1 und a 0 sehr umfangreich. Da MSB-Priorität eingeführt wurde, ergibt sich eine wesentliche Vereinfachung => DMF durch Termumformung bestimmen. e 7 e 6 e 5 e 4 e 3 e 2 e 1 e 0 a 2 a 1 a 0 für a 2 für a 1 für a x e' 7...e' 2 e x x e' 7...e' 3 e x x x e' 7...e' 4 e 3 e' 7...e' 4 e x x x x e' 7 e' 6 e' 5 e x x x x x e' 7 e' 6 e 5 e' 7 e' 6 e x x x x x x e' 7 e 6 e' 7 e 6 1 x x x x x x x e 7 e 7 e 7 a 2 = e 7 + e' 7 e 6 + e' 7 e' 6 e 5 + e' 7 e' 6 e' 5 e 4 a 1 = e 7 + e' 7 e 6 + e' 7...e' 4 e 3 + e' 7...e' 3 e 2 a 0 = e 7 + e' 7 e' 6 e 5 + e' 7...e' 4 e 3 + e' 7...e' 2 e 1 25

26 Schaltnetz-Entwurf für 8-3-Codierer Nach Vereinfachung: a 2 = e 7 + e' 7 e 6 + e' 7 e' 6 e 5 + e' 7 e' 6 e' 5 e 4 => e 7 + e 6 + e 5 + e 4 (wegen Abarbeitung von links nach rechts) a 1 = e 7 + e' 7 e 6 + e' 7...e' 4 e 3 + e' 7...e' 3 e 2 => e 7 + e 6 + e 3 + e 2 (wegen Abarbeitung von links nach rechts) a 0 = e 7 + e' 7 e' 6 e 5 + e' 7...e' 4 e 3 + e' 7...e' 2 e 1 => e 7 + e 5 + e 3 + e 1 (wegen Abarbeitung von links nach rechts) Blockschaltbild: 8:3-Codierer e : 3 1 coder a 7 V Ausgang V zeigt an, ob eine gültige Eingangskombination anlag 26

27 Decodierer Definition: Ein Ein Decodierer (für (für Zählcodierung) bildet eine eine m-stellige Binärzahl e so so auf auf 2 m Ausgänge ab, ab, dass genau der der Ausgang 1 wird, dessen Index durch die die Binärzahl e gegeben ist. ist. Ein Ein m:n-decodierer ist ist somit das das Gegenstück zum zum n:m-codierer. Beispiel: 3:8-Deodierer (3Eingänge, 2 3 = 8 Ausgänge) Werte-Tabelle für 3:8-Decodierer: Index e 2 e 1 e 0 a 7 a 6 a 5 a 4 a 3 a 2 a 1 a

28 Blockschaltbild: Schaltnetz-Entwurf für 8-3-Codierer 3:8-Decodierer e Kontrolleingang E steuert, zu welchem Zeitpunkt die Decodierung erfolgen soll. E 3 : 8 decoder.. a Kopplung von Codierer und Decodierer zur Informationsübertragung e... 8 : 3 coder 3 : 8 decoder... a V E 28

29 Programmierbare Schaltnetze Motivation: Der physische Aufbau eines Schaltnetzes aus Elementargattern und Moduln ist aufwändig. Abhilfe bieten sog. PLA-Bausteine (Programmable Logic Array). Prinzip: Liegt eine n-stellige m-wertige boolesche Funktion in einer disjunktiven Form (z.b. in DNF oder DMF) vor, so lässt diese sich stets mit einem 2-stufigen Schaltnetzwerk realisieren, wobei: die erste Stufe aus UND-Gattern besteht und die zweite Stufe aus ODER-Gattern Man wählt eine matrix-artige Anordnung (Logikfeld), das in einen UND-Bereich sowie in einen ODER-Bereich unterteilt wird. Im UND-Bereich stehen alle Eingänge unverändert sowie negiert zur Verfügung. Aus dem ODER-Bereich werden die Ausgänge herausgeführt. 29

30 PLA-Schema zur Realisierung eines Schaltnetzes UND-Bereich... ODER-Bereich Minterme der DMF M 1... M e 1 e 2... e n n Eingänge a 1 a 2... a m m Ausgänge Anmerkung: Auch eine nur durchzuführende Eingangsvariable e i wird über die Gatter geleitet. 30

31 PLA-Schema zur Realisierung eines Schaltnetzes Beispiel: Gegeben: 2-wertige Funktion f(a, b, c) = (z 1, z 2 ) mit: z 1 = ab' + a'c +a'bc = ab' + a'c + a'cb = ab' +a'c z 2 = a(b +c') + b(a' + c) +ab' = a + b (nachrechnen!) UND-Matrix ODER-Matrix ab' + a'c a + b a b c z 1 z 2 Eingänge Ausgänge 31

32 Lernprogramm für den Schaltnetz-Entwurf Quelle: Lern-CD zum Buch: Rechnergrundlagen. Von der Binärlogik zum Schaltwerk von Rainer Kelch. 32

33 Varianten programmierbarer Schaltnetze PLA (Programmable Logic Array) UND- und ODER-Feld programmierbar PAL (Programmable Array Logic) UND-Feld fest, ODER-Feld programmierbar PROM (Programmable Read Only Memory) EPROM (Erasable Programmable Read-Only-Memory), EEPROM (Electrically EPROM) Löschfenster FPGA (Field Programmable Gate Array) (wie PLA jedoch mit nachgeschaltetem Speicherelement) UND-Feld ODER-Feld PLA programmierbar programmierbar PAL festverdrahtet programmierbar PROM festverdrahtet programmierbar Code zum Booten eines PCs steckt in einem PROM FPGA programmierbar programmierbar 33

34 Parametrisierbare Schaltnetze Motivation: Hält man in einer mehr-stelligen boolesche Funktion f: {0, 1} n {0, 1} mit f(e) = f(e 1... e n ) a die Eingabewerte 2 bis n konstant, so erhält man eine 1-stellige Funktion f e2e3...en (e 1 ) a In diesem Fall betrachtet man die Eingabewerte e 2... e n als Parameter und nur e 1 als Funktionsvariable, die auf einen Ausgabewert abgebildet werden soll. Über die Parameter hat man dann eine Möglichkeit geschaffen, das Verhalten der einstelligen Funktion f e2e3...en (e 1 ) a zu steuern. Diese Technik bildet die Grundlage der Realisierung von Befehlen einer programmierbaren Steuereinheit. Definition: Ein Ein parametrisierbares Schaltnetz ermöglicht es es über über Steuerleitungen dieselbe Schaltung für für unterschiedliche Schaltfunktionen zu zu nutzen. 34

35 Aufbau einer Arithmetischen Einheit Ziel: Ein Bauteil, das über Steuereingänge verfügt, über die man flexibel einstellen kann, welche Schaltfunktion f das Bauteil auf Eingabedaten anwenden soll. d Eingabeleitungen für Daten f m Ausgabeleitungen für Daten s Steuerleitungen Vorteil: Im Gegensatz zu einer programmierbaren Baugruppe (vgl. PLA), könnte man die Schaltfunktion ändern, ohne dabei den Schaltungsaufbau (d.h., die interne Verdrahtung) zu ändern Idee zur Realisierung: Realisierung durch eine parametrisierte Schaltung. Dazu unterteilt man die Eingabewerte einer mehrstelligen boolesche Funktion f: {0, 1} n {0, 1} m mit f(e) = f(e 1... e n ) (a 1... a m ) = a in s Steuereingaben F 0... F s und d Dateneingaben D 0... D d mit s+d = n. Man erhält so die d-stellige parametrisierte Funktion: f(f 0,..., F s, D 0,..., D d ) a oder alternativ: f F0...Fs (D 0... D d ) a 35

36 Parametrisierbare Schaltnetze Beispiel: f F0,F1 (x) = y F 0 F 1 f F0,F1 (x) Interpretation von f F0,F Nullfunktion 0 1 x' Negation 1 0 x Identität Einsfunktion Schaltnetz zur Realisierung von f F0,F1 (x) = y Eingabeleitung x F 0 F 1 Verwendung als Steuerleitungen 1 Ausgabeleitung y f F0,F1 (x) = y = F 0 x + F 1 x' 36

37 Kernzelle einer Arithmetischen Einheit (AU) Ansatz: Kombination einer parametrisierten Schaltung mit einem Voll-Addierer, wobei die parametrisierte Schaltung einem Eingang des Voll-Addierers vorgeschaltet wird. Ausgabe f F0,F1 (, y i ) hängt ab von: c i+1 AU FA 1 p i y i f F0,F1 (, y i ) F 0 F 1 c i den Eingabevariablen und y i, den beiden Steuerparametern F 0 und F 1 mit denen eine Funktion f F0,F1 ausgewählt wird, dem Parameter c i (Carry) signalisiert, ob bei der Addition ein Übertrag zu berücksichtigen ist, dem zusätzlichem Ausgabewert c i+1 der angibt, ob bei einer durchgeführten Addition ein Übertrag aufgetreten ist. 37

38 Kernzelle einer Arithmetischen Einheit (AU) Blockschaltbild der AU c i+1 y i AU F 0 F 1 c i 2er-Komplement (vgl. Kapitel 1.2) 11 (-1) 00 (0) 01 (1) die von einer AU erzeugten Funktionen f i 10 (-2) F 0 F 1 c i p F0,F1 (y i ) Interpretation von f F0,F1,ci (, y i ) (Inkrement) y i y i im 1er-Komplement y i y i im 2er-Komplement: +(2 n - y i +1) y i + y i y i + y i (= + 2 n ) 38

39 Aufbau einer n-stelligen Arithmetischen Einheit (AU) aus n einstelligen AUs x n-1 y n-1 y i x 0 y F 0 F p n-1 p 0 c n c c 1 FA n p i c i+1 c FA i FA c 0 f n-1 f i f 0 Kernzelle einer n-stelligen AU an der Stelle i, mit 0 i n-1 39

40 n-bit AUs n-stellige AU mit Blockschaltbildern x n-1 y n-1 y i x 0 y 0 F 0 F 1 c n c n-1 c i+1 c i AU AU c 1 c 0 AU f n-1 f i f 0 Blockschaltbilder der n-stelligen AU x = (x 0,...,... x n-1 ) y = (y 0,... y i,... y n-1 ) x n y n F 0 F 1 c n n-au... F 0 F 1 n-au n c n f = (f 0,... f i,... f n-1 ) Erg = f F0,F1 (x,y) 40

41 ALU Definition: Eine Eine arithmetisch-logische Einheit (ALU) ist ist eine eine parametrisierte Schaltung, die die einen Minimalsatz von von sowohl logischen als als auch arithmetischen Funktionen realisiert. Minimalsatz an an logischen Funktionen bedeutet, dass ein ein vollständiges Operatorsystem realisiert ist. ist. Für Für die die Arithmetik muss mindestens die die Addition realisiert sein. Anmerkungen: Eine ALU kann zwei Operanden wahlweise eine logische oder eine arithmetische Verknüpfung zuweisen und diese ausführen. Blockschaltbild: ALU Steuereingänge Dateneingänge 16 ALU 16 Datenausgang 16 N (Vorzeichenbit) Z (Flag für Wert 0) 41

42 Erweiterung zur ALU (Arithmetische-Logische Einheit) Ziel: erweitere die AU um logische Grundfunktionen, die dann ebenfalls über die Steuereingänge ausgewählt werden können. Ansatz: ergänze weitere Steuerleitung F 2 ergänze Vorschalt-Logik des Voll-Addierers y i F 2 F 0 F 1 c i FA q i p i c i Anmerkung: Von den 16 möglichen Werten der 3 Steuereingänge F 0 F 1 F 2 und des Eingangs c i werden durch die Verbindung von F 2 und c i über ein UND-Gatter nur 4 weitere genutzt. f i 42

43 Von der ALU(F 0 F 1 F 2 ) erzeugte Funktionen F 0 F 1 c i F 2 p F0,F1 (y i ) q F0,F1,F2 (, y i ) f i (, y i ) Bezeichnung Logische Funktionen y i y i Disjunktion y i y i y i Konjunktion y i y i Antivalenz (XOR) Komplement Arithm. Funktionen Identität (Transfer) Inkrement y i y i Sub. 1er-Komplement y i y i Sub. 2er-Komplement y i + y i Addition y i + y i + 1 Addition mit Übertrag Dekrement Identität (Transfer) 43

44 Entwicklung von Intel CPUs Core i7 Intel KHz T Intel MHz T Pentium 66 MHz T Pentium D 3.6 GHz T Core 2 Duo 2.33 GHz T Core i7 3,2 GHz T Quelle: 44

45 Aufbau des Pentium-3-Prozessors von Intel Cache für Befehle Teil des Steuerwerks Steuerung für Adress- Datenbusse Ganzzahl- Rechenwerk Cache für Daten Gleitpunkt- Rechenwerk Teil des Steuerwerks 45

46 Aufbau des Core-i7-Prozessors von Intel Anschluss des Hauptspeicher 4 Prozessorkerne Quick Path Interconnect" (QPI). Serielles Interface zur Datenübertragung, z.b. zur Grafikkarte Von allen 4 Kernen gemeinsam genutzter (shared) L3-Cache (8 MByte) 46

47 Super-Computer Idee Man schaltet viele CPUs zu einem Super-Computer zusammen und lässt diese synchronisiert komplexe Berechnungen ausführen. Beispiel: Blue Gene Serie von IBM ab 2008: Blue Gene /P mit über 1 Billiarde Operationen/Sek Rack = 2048 CPUs JUBL= 8 Racks = CPUs Card = 4 CPUs Node Book = 64 CPUs 5.6 Teraflop/s Blue Gene /L 45.6 Teraflop/s Node = 2 CPUs 11.2 Gigaflop/s 180 Gigaflop/s 5.6 Gigaflop/s Quelle: Forschungszentrum Jülich 47