2008 AGI-Information Management Consultants May be used for personal purporses only or by libraries associated to dandelon.com network. Programmierbare Logik mit GAL und CPLD in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie von Christian Ellwein R.Oldenbourg Verlag München Wien 999
Inhaltsverzeichnis Vorwort..2.2..2.2.2.3.3.4 2 2. 2.. 2..2 2.2 2.2. 2.2.2 2.2.3 2.3 2.3. 2.3.2 2.3.3 2.3.4 2.3.5 3 3. 3.. 3..2 3..3 3.2 3.3 3.4 GAL, CPLD und Abgrenzung zu anderen programmierbaren Bausteinen Warum programmierbare Bausteine? Überblick über verschiedene Bausteine PLD-Bausteine Speicher Sonstige programmierbare Bausteine Die ISP-Technologie Synthese oder Basteln"? Schaltnetze Kurze Vorstellung wichtiger Verknüpfungen XOR - Verknüpfung NOR- und NAND - Verknüpfung Vereinfachung von Schaltnetzen Theoreme mit einer Variablen und einer Konstanten Theoreme mit einer Variablen De-Morgansches Gesetz Synthese von Schaltnetzen Das Problem in verbaler Form Festlegung der Ein- und Ausgangsvariablen Erstellen der Wahrheitstabelle Bestimmen der logischen Verknüpfungsschaltungen Realisierung mit einem Entwicklungswerkzeug Schaltwerke Flipflops RS-FF T-FF D-FF Allgemeine Struktur eines Schaltwerkes aus Schaltnetz und Speicher (Moore-Struktur) Mealy-Struktur Beschreibung von Schaltwerken DC 2 3 2 5 6 6 7 9 9 20 20 2 2 22 22 23 23 25 26 26 27 28 28 30 30
VI 3.4. 3.4.2 3.4.3 3.5 3.5. 3.5.2 3.6 3.6. 3.6.2 4 4. 4.2 4.3 4.4 5 5. 5.2 5.3 5.4 5.5 5.6 5.7 5.7. 5.7.2 5.7.3 5.7.4 5.7.5 5.7.6 6 6. 6.. 6..2 6..3 6..4 6..5 6..6 6.2 6.3 6.3. 6.3.2 6.3.3 Schaltfolgetabelle Zustandsdiagramm Hardwarebeschreibungssprachen Betriebsarten von Schaltwerken Synchroner Betrieb Asynchroner Betrieb Synthese von Schaltwerken Erstellen der Schaltfolgetabelle oder des Zustandsdiagramms Realisierung mit einem Entwicklungswerkzeug Die Wechsel-Block-Methode Grundlagen Synthese von Schaltnetzen mit der Wechsel-Block-Methode Synthese von Schaltwerken Beispiel zur Wechsel-Block-Methode Technische Beschreibung der GAL Das ispgal22v Register-Modus Tristate-Modus Kombinatorischer Modus Emulation von PAL mit GAL Interner Aufbau des ispgal22v UND-Matrix Ein-/Ausgänge Programmierung des GAL Namenserweiterungen für Variablen Sonstige Möglichkeiten des ispgal22v Timing des ispgal22v 6 Technische Beschreibung der CPLD Die Verbindungsmatrix Das Mini-GAL Die I/O-Zellen Das Timing von CPLD Designstrategien bei CPLD Ausgangsspannungen bei CPLD Bausteine verschiedener Hersteller Bausteine von Altera Allgemeines Die MAX 9000 - Familie Die MAX 7000 - Familie 3 35 36 37 38 39 39 40 40 4 4 42 43 44 5 53 54 55 56 56 58 59 59 6 68 7 7 73 76 78 80 82 88 90 9 9 92 2
VII 6.3.4 Die Programmierung der MAX-Bausteine 4 6.3.5 Die FLEX-Bausteine von Altera 6 6.4 Bausteine von Atmel 8 6.4. Allgemeines 8 6.4.2 DieATF500AS-Familie 9 6.5 Bausteine von Cypress 5 6.5. Flash370i-Generation 6 6.5.2 Erweiterte Eigenschaften der Ultra37000-Familie 22 6.5.3 Die Programmierung 23 6.6 Bausteine von Lattice 24 6.6. Allgemeines 24 6.6.2 plsi- und isplsi 00/E-Familie 24 6.6.3 isplsi 2000-Familie 34 6.6.4 isplsi 3000-Familie 34 6.6.5 isplsi 6000-Familie 35 6.6.6 Die Download-Software 35 6.6.7 Das Download-Kabel bei Lattice 35 6.7 Bausteine von Philips 37 6.7. Allgemeines 38 6.7.2 Das Mini-GAL bei Philips 39 6.7.3 Die Verbindungsmatrix (ZIA) 43 6.7.4 Sonstige Eigenschaften der Philips CPLD 44 6.8 Bausteine von Vantis 45 6.8. Allgemeines 45 6.8.2 MACH und MACH 2-Bausteine 46 6.8.3 MACH 4-Bausteine 50 6.8.4 MACH 5-Bausteine 52 6.8.5 Die Programmierung der MACH CPLD 53 6.9 Die Bausteine von Xilinx 54 6.9. Allgemeines 54 6.9.2 Die XC9500-Familie 54 6.9.3 Die Programmierung der XC9500 6 6. Vergleich der Bausteinfamilien 62 6.. Der PREP-Benchmark 62 6..2 Checkliste für die Auswahl von CPLD 63 7 Die ISP-Technologie 65 7. 65 7.. Vorteile der ISP-Technologie 66 7..2 Möglichkeiten der Programmierung von ISP-Bausteinen 67 7..3 Unterschiede zwischen den Schnittstellen der ISP-Bausteine 68 7.2 Hard- und Software bei der In System Programmierung 73 7.2. Das Download-Kabel 73 7.2.2 In-System-Programmierung bei Lattice 74
VIII 7.2.3 7.3 7.3 7.32 8 8. 8.2 8.2. 8.2.2 8.2.3 8.2.4 8.2.5 8.3 8.4 8.5 8.6 8.7 9 9. 9.2..2.2..2.2.3.4.4..4.2 2 2. 2.2 3 4 In-System-Programmierung über den JTAG-Port Probleme durch die Dateigröße JAM - ein Lösungsansatz von Altera ispstream - ein Lösungsansatz von Lattice Entwicklungssoftware Synario Installation Überblick Der Schaltplan-Editor Hierarchische Strukturierung des Designs Properties LOGiC/2 MAX+plus II Xilinx Foundation Series Software pds Starter Software Warp Entwicklungsboards Allgemeines XPLA-Prommer Designbeispiele Eingabe in Tabellen und Gleichungen Beschreibung des Designs in der LOGiC/2-Syntax Erklärung der LOGiC/2-Syntax Eingabe als Schaltplan Eingabe als VHDL-Skript Beschreibung des Designs in der VHDL-Datei Erklärung der VHDL-Datei CD-ROM Adressen Postadressen Interessante Internet-Seiten Glossar Literaturaneaben 79 87 87 9 93 93 96 96 97 98 20 202 203 204 206 207 208 2 2 2 26 27 220 22 222 223 224 224 226 229 233 5 Stichwortverzeichnis 234