V11: D/A- und A/D-Umsetzer

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1 Elektronikpraktikum im WS 2010/11 Universität Stuttgart Protokoll zum Versuch Stephan Ludwig, Nicolai Lang 19. Januar 2011 Zusammenfassung Der folgende Versuch befasst sich mit dem ufbau und der Funktionsweise einfacher Digital/nalog- und nalog/digital-wandler. Im Speziellen wird die usgangsfunktion eines D/-Wandlers ermittelt und dessen differentielle Nichtlinearität bestimmt. bschließend wird die Funktion eines /D-Wandlers analysiert, der auf Basis des zuvor aufgebauten D/-Wandlers arbeitet. Verfasser... Mitarbeiter... Lang, Nicolai ( , B.Sc. Physik) Ludwig, Stephan ( , B.Sc. Physik) Gruppennummer Versuchstag Januar 2011 Betreuer... Steffen Steinert

2 Inhaltsverzeichnis Inhaltsverzeichnis 1. Grundlagen Digital/nalog-Wandler Der invertierende Verstärker Der Summationsverstärker Der D/-Wandler nalog/digital-wandler Messprinzip, Schaltpläne und Versuchsablauf Digital/nalog-Wandler nalog/digital-wandler Berechnungen & Formeln 8 4. uswertung Digital/nalog-Wandler Statische Eingangssignale Getaktete Eingangssignale nalog/digital-wandler Fehlerrechnung Zusammenfassung 15. Messwerte 16 Seite 2 von 17

3 Grundlagen 1. Grundlagen Der Summationsverstärker 1.1. Digital/nalog-Wandler Um die Funktionsweise eines D/-Wandlers zu verstehen, ist es hilfreich ufbau und Funktion des invertierenden bzw. Summationsverstärkers zu rekapitulieren Der invertierende Verstärker bbildung 1: Invertierender Verstärker. In bb. 1 ist die Schaltung eines Umkehrverstärkers abgebildet. Dessen Name begründet sich in dem Umstand, dass die an E anliegende Spannung um einen gewissen, von der Beschaltung abhängigen negativen Faktor verstärkt wird. Das Potential an ist dem an E also entgegengesetzt. Die Verstärkung dieser Schaltung lässt sich einfach errechnen, wenn man die Eigenschaften des (idealen) Opmp zu Grunde legt. ne befindetsicheinvirtuellermassepunkt. Demnach gilt U E = 0 und durch R 1 fließt nach dem Ohmschen Gesetz der Strom I E = UE R 1. Da in den Eingang E des Opmp kein Strom fließen kann, muss dieser vollständig durch den Gegenkopplungswiderstand R N abgeleitet werden. Dann muss aber U = I E R N gelten, da nur diese Potentialdifferenz zur virtuellen Masse obigen Strom hervorruft. Setzen wir die vorherigen Formeln ineinander ein, erhalten wir U = U E RN R 1 (1) Damit beträgt die Verstärkung V inv = RN R 1 (man beachte das Minus) und der Eingangswiderstand R E = R 1 = UE I E. Eine Verallgemeinerung des hier behandelten invertierenden Verstärkers wird im nächsten bschnitt vorgestellt. bbildung 2: Summationsverstärker. Die in bb. 2 dargestellte Schaltung wird als Summationsverstärker bezeichnet und unterscheidet sich nur wenig vom oben beschriebenen invertierenden Verstärker. Letztlich fungiert der Widerstand R 1 beim invertierenden Verstärker als Spannungs-Strom-Wandler. Die angelegte Spannung wird auf Grund des virtuellen Massepunktes zu einem durch R 1 bestimmtenstromumgewandelt,welcherüberr N abfließt. Die gegengekoppelte Opmp-Schaltung sorgt nun ihrerseits für eine Strom-Spannungs- Wandlung indem sie jeden in die virtuelle Masse fließenden Strom als Spannungsäquivalent dem usgang beaufschlagt. Damit lassen sich aber an die virtuelle Masse weitere Spannungs-Strom- Wandler koppeln, welche ihren Strom an die virtuelle Masse abführen. Dies geschieht durch die parallel geschalteten Widerstände R 1 und R 2 in bb. 2 (man könnte noch weitere parallel schalten). uf diese Weise lassen sich die an den Eingängen anliegenden Spannungen selektiv verstärken, invertieren und zu einem usgangssignal addieren. Dann gilt: U = R N n i=1 U Ei R i (2) Wegen der invertierenden und addierenden Eigenschaft wird ein solcher Verstärker auch als Umkehraddierer bezeichnet Der D/-Wandler Die ufgabe eines D/-Wandlers besteht in der Transformation digitaler Eingangssignale in analoge usgangssignale. Dabei sollen am Eingang anliegenden Dualzahlen monoton korrespondierende usgangsspannungspegel zugeordnet werden. Eine einfache Schaltung, die dies bewerkstelligt ist in bb. 3 dargestellt. Sie macht sich Seite 3 von 17

4 Grundlagen die oben beschriebene Eigenschaft des Summationsverstärkers zu nutze um den Beitrag verschiedenwertiger Eingängen zum(analogen) usgangssignal unterschiedlich zu gewichten. bbildung 3: ufbau eines 4-Bit D/-Wandlers (links) und usgangskennlinie (rechts). Die Verstärkungsfaktoren werden bei einem N-BitD/Wandlersogewählt,dassdaslsbeineVerstärkungvon 20 erhält.dasnächsthöhere 2 N Bit wird mit 2 entsprechend seiner Wertigkeit 2 N doppelt so stark gewichtet wie das lsb. Dieser Struktur folgend wird das msb mit 2N N = verstärkt. Wegen Gleichung (2) summieren sich die invertierten, mit dem entsprechenden Verstärkungsfaktor multiplizierten Eingangspegel auf und man erhält die usgangsfunktion U = U Ref 2 N N 1 i=0 2 i Bit i (3) Damit ergibt sich die usgangsspannung mit maximalem Betrag zu U max = U Ref 2 N N 1 i=0 2 i = U Ref 2N 1 2 N (4) Hier wurde die Formel für die geometrische Summe benutzt. Der Pegelabstand am analogen usgang beträgt dabei U = U Ref. 2 N da dann der nichtinvertierende Eingang mit dem Durch Variation des GegenkopplungswiderstandesRlässtsichdermaximalmöglicheWertU max einstellen, nachdem U (0,...,0) = 0V durch anlegen einer Kompensationsspannung gewährleistet ist. Die dazwischen liegenden Potentialstufen liegen im Idealfall auf einer Geraden zwischen U (0,...,0) = 0V und U (1,...,1) =. uf Grund der Toleranzen der verwendeten Widerstände ist dies in der Praxis nicht der Fall. Die differentielle Nichtlinearität ist ein Maß für diese bweichung des idealen D/-Wandlers U max und ist definiert als δ = max (U i U i 1 ) U (5) i Istδ > U mussaufgrundderfixiertenminimalund Maximalspannungen an mindestens einer Stelle in der Kurve ein Knick auftreten. Der D/-Wandler ist also nichtmonoton. Diese Problematik wird speziell für Wandler mit großem N relevantdahierdie U besonderskleinsind nalog/digital-wandler Ein /D-Wandler ist im Grunde das Gegenstück zum D/-Wandler. Seine ufgabe besteht in der Übersetzung eines anliegenden analogen Spannungspegels in ein binäres Signal, also eine Dualzahl. Eine solche Transformation wird von jedem Multimeter durchgeführt entsprechend wichtig sind präzise (und vorallem schnelle) /D- Wandler in der Messtechnik. bbildung 4: ufbau eines 4-Bit /D- Wandlers. bb. 4 zeigt den schematischen ufbau eines 4-Bit /D-Wandlers wie er im folgenden Versuch Verwendung findet. Man erkennt als Herzstück den schon oben besprochenen D/-Wandler. Dieser wird zusätzlich mit einem Zähler und einem als Komparator betriebenen Opmp beschaltet. Der externe Takt kann den Zähler nur so lange betreiben, wie der Komparatorausgang eine logische 1 liefert. Dies ist für U E > U D der Fall, höheren Potential verbunden ist. Damit wird er Zähler so lange inkrementiert, bis U E U D gilt und der Opmp die negative Versorgungsspannung ausgibt. Diese wird vom ND-Gatter als logische 0 interpretiert und hält den Zähler beieinerderspannungu E proportionalendualzahl an. Dieser D/-Wandler besitzt einige Nachteile, welche von modernen Wandlern dank alternativer Mechanismen(vgl. Zwei-Rampen-Verfahren) vermieden werden: Der Wandler rundet stets auf, da er erst füru E U D aufdienächste Stufespringt. Seite 4 von 17

5 Grundlagen Dies lässt sich durch Verschieben des Nullpunktes des D/-Wandlers beheben. Die Genauigkeit und uflösung des D/- Wandlers überträgt sich auf den /D-Wandler. Dessen Qualität koppelt damit an die Toleranzen der verbauten Widerstände. Weist der D/-Wandler Nichtmonotonien auf, können diese Bits vom /D-Wandler nicht ausgegeben werden, da die Inkrementierung des Zählers nur bei steigenden Spannungen des D/-Wandlers abbrechen kann. Diese nicht vorhandenen Dualzahlen werden als missing codes bezeichnet. Die Wandlungsdauer ist relativ hoch, da im schlimmsten Fall 2 N Takte vergehen, bis der Wandler den korrekten Code anzeigt. Die Wandlungsdauer lässt sich beträchtlich reduzieren, indem der Zähler beim msb beginnt und überprüft, ob das Setzen des Bits U E U D erzwingt. Ist dies der Fall, wird es gelöscht im anderen Fall bleibt es gesetzt. uf diese Weise fortschreitend benötigt man N Takte um die korrekte Dualzahl zu ermitteln. Dieses Verfahren wird als sukzessive pproximation bezeichnet, wird aber im Folgenden nicht verwendet. Seite 5 von 17

6 Messprinzip, Schaltpläne und Versuchsablauf 2. Messprinzip, Schaltpläne und Versuchsablauf 2.1. Digital/nalog-Wandler bbildung 5: Schaltplan des 4-Bit D/-Wandlers. Messprinzip und Versuchsaufbau Die Schaltung wird nach bb. 5 aufgebaut. ls Operationsverstärker kommt der OP177G zum Einsatz. Die zu verwendenden Widerstände sind R 4 = 8.2kΩ (6) R 3 = 3.9kΩ (7) R 2 = 2.2kΩ (8) R 1 = 1.0kΩ (9) Der usgang wird wahlweise mit einem Tischmultimeter oder einem Oszilloskop überwacht. Die Schalter am Eingang können durch den 4-Bit Zähler ersetzt werden. Versuchsablauf 1. Die usgangsspannung der Schaltung wird in bhängigkeit vom Eingangszustand gemessen (16 Messungen). 2. Die Schalter in bb. 5 werden durch die usgänge eines 4-Bit Zählers ersetzt. Dieser wird mit dem Sync-usgang des Funktionsgenerators getaktet. Der usgang wird mit dem Oszilloskop (CH1) verbunden um den usgangsspannungsverlauf beobachten zu können. Mit Hilfe des Oszilloskops werden Nullpunkt und Maximalwert der Spannungskaskade ermittelt. Durch Zufuhr eines negativen Stromes an den invertierenden Eingang des Operationsverstärkers wird die Nullpunktsverschiebung kompensiert. nschließend wird durch Variation von R 5 der maximale Spannungspegel aus dem ersten Versuchsteil wiederhergestellt. 3. Durch Variation der Widerstände R 1 R 4 wird nun die Linearität des D/-Wandlers verbessert (mit dem Oszilloskop kontrollieren). Geräte 8.2kΩ-Widerstand, 3.9kΩ-Widerstand, 2.2kΩ-Widerstand, 1.0kΩ-Widerstand, 0.82kΩ- Widerstand Operationsverstärker OP177G, Synchronzähler 74191, Keithley 3390 (Funktionsgenerator), Tektronix(Digitaloszilloskop), Keithley 2100(Tischmultimeter), TTI(Konstantspannungsquelle), Tastermodul, Steckbrett mit Spannungsquelle. Seite 6 von 17

7 Messprinzip, Schaltpläne und Versuchsablauf 2.2. nalog/digital-wandler bbildung 6: Schaltplan des 4-Bit /D-Wandlers. Messprinzip und Versuchsaufbau Die Schaltung aus bb. 6 wird aufgebaut. Der Takt wird vom Signalgenerator(Sync-usgang), das anliegende nalog-signal mit einer Konstantspannungsquelle und einer Potentiometerschaltung erzeugt. Die Überwachung des usganges (4 Leitungen) erfolgt durch das LED-Modul. Versuchsablauf Die Funktionsweise des /D-Wandlers wird qualitativ untersucht und dokumentiert. Geräte 3.3kΩ-Widerstand, 1.2kΩ-Widerstand, 8.2kΩ-Widerstand, 3.9kΩ-Widerstand, 2.2kΩ-Widerstand, 1.0kΩ-Widerstand, 0.82kΩ-Widerstand, Halbleiterdiode, Operationsverstärker OP177G, Synchronzähler 74191, NND-Gatter DM7400, Keithley 3390 (Funktionsgenerator), TTI (Konstantspannungsquelle), Potentiometermodul, LED-Modul, Steckbrett mit Spannungsquelle. Seite 7 von 17

8 Berechnungen & Formeln 3. Berechnungen & Formeln Im Folgenden ist V inv : [V inv ] = 1 die Verstärkung des invertierenden Verstärkers. R 5 : [R 5 ] = 1Ω der Rückkopplungswiderstand (siehe entsprechenden Schaltplan). R i : [R i ] = 1Ω ein Beschaltungswiderstand (siehe entsprechenden Schaltplan). U : [U ] = 1V die usgangsspannung des Opmps. U i : [U i ] = 1V die usgangsspannung des D/-Wandlers für den i-ten Zustand. δ: [δ] = 1V die differentielle Nichtlinearität des D/-Wandlers. U : [ U ] = 1V die usgangsspannungsdifferenz des D/-Wandlers für das lsb. U ref : [U ref ] = 1V die Eingangsspannung des Opmps an den Digital-Eingängen. Da im Folgenden zur Dimensionierung der Schaltung die Eigenschaften des Summationsverstärkers bzw. invertierenden Verstärkers benutzt werden, sind hier die wichtigen formalen Zusammenhänge nocheinmal aufgelistet: Invertierender Verstärker Für die Verstärkung eines invertierenden Verstärkers gilt wobei V inv 0 auf die Inversion der usgangsspannung hinweist. V inv = R 5 R i = U U ref (10) Summationsverstärker Die usgangsspannung des Summationsverstärkers ist gegeben durch U = R 5 n i=1 U ref R i (11) Die in die virtuelle Masse am Eingang fließende Ströme addieren sich also auf und bestimmen somit den usgangsspannungspegel. D/-Wandler Die differentielle Nichtlinearität ist ein Maß für die bweichung der Pegel des realen von denen des idealen D/-Wandlers und ist definiert als δ = max (U i U i 1 ) U (12) i Seite 8 von 17

9 uswertung 4. uswertung 4.1. Digital/nalog-Wandler Statische Eingangssignale Für die Widerstände ergibt sich mit U = 0.5V, R 5 = 820Ω und U ref = 5.0V sowie Gleichung (10) für den invertierenden Verstärker: R 4 = R 5 Uref U = 8200Ω R 4 = 8.2kΩ (13) R 3 = R 4 2 = 4100Ω R 3 = 3.9kΩ (14) R 2 = R 3 2 = 2050Ω R 2 = 2.2kΩ (15) R 1 = R 2 2 = 1025Ω R 1 = 1.0kΩ (16) Berechnungen mit Gleichung (11) zeigen (siehe Tabelle 3), dass die Monotoniebedingung durch die pproximation mit den E12-Widerständen Ri nicht verletzt wird. uch mit den gerundeten E12- Widerständen bleiben die Differenzen aufeinanderfolgender usgangsspannungen stets positiv. R1 R2 R3 R4 Uref R [kω] [kω] [kω] [kω] [V] [kω] 1,0 2,2 3,9 8,2 5,0 0,82 Zustand Bit 3 Bit 2 Bit 1 Bit 0 U U (i+1) U (i) [1] [1] [1] [1] [V] [V] ,000 0, ,500 0, ,051 0, ,551 0, ,864 0, ,364 0, ,915 0, ,415 0, ,100 0, ,600 0, ,151 0, ,651 0, ,964 0, ,464 0, ,015 0, ,515 Tabelle 1: Theoretische Spannungswerte und Monotoniebedingung. Um einen 12-Bit Wandler zu erhalten müssen die Widerstände extrem kleine Toleranzen aufweisen um die Monotoniebedingung mit Sicherheit nicht zu verletzen. Wie man sich schnell klar macht, können nicht monotone Übergänge immer nur beim neu Setzen eines höheren Bits auftreten, wenn im gleichen Schritt mehrere andere Bits deaktiviert werden. Die größte Kumulation von Fehlern erfolgt bei der ktivierung des höchstwertigen Bits. Im Grenzfall führen die Toleranzen dazu, dass beim Umschalten auf das höchstwertige Bit keine Spannungsveränderung auftritt. Dies ist der Fall wenn gilt 1 R 12 (1+δ) = 1 R 11 (1 δ) (17) R 1 (1 δ) Seite 9 von 17

10 uswertung wobei δ die Toleranz der benutzen Widerstände bezeichnet. Da die aufeinanderfolgenden Widerstände immer die Hälfte des Vorgängers als Wert besitzen folgt 2 11 R(1+δ) = 2 10 R(1 δ) R(1 δ) (18) Mit der geometrischen Reihe ergibt sich Elementare Rechnungen ergeben δ = δ 1 δ 1+δ = 1 1 =: c (19) 211 δ = 1 c 1+c = % (20) Demnach müssen die Widerstände Toleranzen 0.03% aufweisen um die Monotoniebedingung mit Sicherheit zu erfüllen. In Tabelle 2 sind die gemessenen usgangsspannungen des D/-Wandlers für alle 16 Eingangszustände gelistet. Hierbei wurden die oben berechneten E12-Widerstände benutzt. Desweiteren wurde keine npassung des Offsets durchgeführt. Zustand Binär Spannung U [V] Tabelle 2: usgangsspannungen des D/-Wandlers (manuell getaktet). Die differentielle Nichtlinearität ergibt sich gemäß Gl. (12) zu δ (1) 0.222V (21) Hierfür wurden die Messdaten aus Tab. 2 und U = 0.5V benutzt. In bbildung 7 wurden die Daten aus Tab. 2 grafisch aufgetragen. Man erkennt zum einen an der linearen Regressionsgeraden, dass die Spannungsstufen nicht exakt äquidistant sind. Zum nderen zeigt die bweichung von der Geraden g(x) = 0.5 x, dass auch im Mittel keine Stufenhöhe von 0.5V erreicht wurde. Diese bweichungen von der Theorie sind in den nur näherungsweise passenden E12-Widerständen und derren Toleranzen begründet Getaktete Eingangssignale Taktet man den D/-Wandler mit dem 4-Bit Zähler und beobachtet den usgang mit dem Oszilloskop, erkennt man die Stufenfunktion des analogen usganges. Nach dem Durchlaufen aller Seite 10 von 17

11 uswertung usgangsspannungspegel U Fit f a (x) = a x g(x) = 0.5 x -2.0 Spannung U [V] Zustand N [1] bbildung 7: usgangsspannung des D/-Wandlers in bhängigkeit vom Eingangszustand (manuell getaktet). 16 Werte beginnt der Zähler von vorn und die zuvor negative Spannung springt (näherungsweise) auf 0V zurück. Da der Operationsverstärker als invertierender Verstärker betrieben wird (bzw. Umkehraddierer) fällt die usgangsspannung mit steigenden Eingangswerten. Der Nullpunkt ergab sich zu U (2) (0000) = 0.12V während der Vollausschlag zu U(2) (1111) = 5.08V gemessen wurde. Vergleicht man dies mit den entsprechenden Werten der manuellen Messung U (1) (0000) = V und U(1) (1111) = 7.057V (Betätigung der Eingänge mit Tastern) erkennt man U (2) (0000) < U(1) (0000) sowie U(2) (1111) > U(1) (1111). Offensichtlich werden die Eingänge des D/-Wandlers nicht (wie im Falle der Taster) mit 0.0V (low) bzw. 5.0V (high) beaufschlagt sondern mit etwas höheren (low) bzw. niedrigeren (high) Spannungen (Betrag). Hierfür sind vermutlich die usgangspegel des 4-Bit Zählers (TTL-Technik) verantwortlich. Diese erreichen i.d.r. weder 0.0V für die logische 0 noch 5.0V für die logische 1. Die Nullpunktsverschiebung lässt sich durch Zufuhr eines negativen Stromes in den Summationspunkt (invertierender Eingang des Operationsverstärkers) weitgehend kompensieren. Schaltet man den Widerstand R 5 mit einem Potentiometer in Reihe, lässt sich die Gesamtverstärkung aller Eingänge simultan manipulieren. uf diese Weise konnte nachdem der Nullpunkt angepasst wurde der Maximalausschlag auf U (3) (1111) = 7.04V gestellt werden. Die Nullpunktsspannung wurde nun zu U (3) (0000) = 0.00V gemessen. Damit entsprach der abgedeckte Spannungsbereich dem aus dem ersten ufgabenteil. Um die Linearität des Wandlers zu verbessern wird für jeden Eingang (jedes Bit ) getrennt überprüft, ob das Setzen des Einganges die gewünschte Spannungsdifferenz erzeugt. Die eingebauten E12-Widerstände mussten wie folgt ergänzt werden: R 1 wird mit ˆR 1 = 17.98kΩ 18kΩ (parallel) erniedrigt. R 2 wird mit ˆR 2 = 16.97kΩ 18kΩ (parallel) erniedrigt. R 3 wird mit ˆR 3 = 70Ω 68Ω (seriell) erhöht. Seite 11 von 17

12 uswertung Zustand Binär Spannung U [V] Tabelle 3: usgangsspannungen des D/-Wandlers (angepasst, manuell getaktet). R 4 wird mit ˆR 4 = 267.1kΩ 270kΩ (parallel) erniedrigt. In Tabelle 3 sind die manuell ermittelten usgangsspannungen des angepassten D/-Wandlers gelistet. bbildung 8 stellt diese Werte grafisch dar. Vergleicht man bb. 8 mit bb. 7 erkennt man die deutlich gleichmäßigeren Spannungsdifferenzen zwischen aufeinanderfolgenden Zuständen. Des Weiteren liegen die Messpunkte auf der intendierten Geraden g(x) = 0.5 x. Im Mittel wird der usgangspegel pro Schritt also um 0.5V erhöht. Die differentielle Nichtlinearität ergibt sich gemäß Gl. (12) zu δ (2) 0.019V (22) Hierfür wurden die Messdaten aus Tab. 3 und U = 0.5V benutzt. Der Vergleich mit obigem Versuch ergibt δ (1) > δ (2) die differentielle Nichtlinearität konnte demnach durch die npassung der Widerstände um mehr als eine Zehnerpotenz verringert werden nalog/digital-wandler Wird an den nalogeingang des /D-Wandlers ein negatives Potential angelegt beginnt dieser mit dem angelegten Takt so lange hochzuzählen, bis der Takt am Zähler durch das Kippen der usgangsspannung des Komparators deaktiviert wird. Da wir einen 4-Bit Zähler verwenden wurden alle darstellbaren Zeichen der 7-Segmentanzeige benutzt (0-9 und a-f). Die Wandlungszeit wurde durch die Taktrate des Zählers bestimmt. Je höher die Frequenz, desto schneller erreichte der /D-Wandler nach einem Reset den gewünschten Wert entsprechend des anliegenden Spannungspegels. Folglich müsste ein /D-Wandler dieser Bauweise mit möglichst großen Frequenzen betrieben werden. Hierbei wird sich aber ab einer bauteilespezifischen Grenze die Laufzeit der Signale durch die beteiligten ICs als begrenzendes Moment bemerkbar machen. In diesem Regime wurde der /D-Wandler in diesem Versuch aber nicht betrieben. Die hier verwendete Wandlungsart ist die am einfachsten zu implementierende aber zugleich die ineffizienteste. Wie in den Grundlagen erläutert erfordert der Wandler im worst case scenario 2 N = 2 4 = 16TakteumdaskorrekteErgebniszuermitteln.DieseZahllässtsichmitdemVerfahren der sukzessiven pproximation auf N Takte reduzieren. Implementiert man den Wandler mit 2 N Komparatoren und vergleicht die Eingangsspannung simultan mit 2 N Referenzspannungen lässt sich sogar eine Wandlung in nur einem Takt realisieren. Seite 12 von 17

13 uswertung usgangsspannungspegel U Fit f a (x) = a x g(x) = 0.5 x -2.0 Spannung U [V] Zustand N [1] bbildung 8: usgangsspannung des D/-Wandlers in bhängigkeit vom Eingangszustand (angepasst, manuell getaktet). Die Genauigkeit des /D-Wandlers (genauer: dessen uflösung) der hier verwendeten Bauweise wird weitgehend durch die uflösung des verwendeten D/-Wandlers bestimmt. Teilt dieser den zu untersuchenden Spannungsbereich in mehr bschnitte ein, lässt sich ein angelegtes Signal mit höherer Spannungsauflösung untersuchen. Demnach ließe sich die Genauigkeit prinzipiell durch Verwendung eines N-Bit D/-Wandlers (i.e. Zählers) mit N > 4 weiter erhöhen. Hierbei gelten natürlich die Beschränkungen der D/-Wandler wonach die Monotonie für große N kaum zu gewährleisten ist. ls Konsequenz fehlen dann die entsprechenden Codes in der usgabe (missing codes). Dies ist in der Regel Folge fehlender Monotonie auf Grund der unvermeidlichen Toleranzen der verwendeten Widerstände. In bbildung 9 ist zur besseren Übersicht ein Pulsfahrplan des verwendeten /D-Wandlers für das Beispiel U E = 2.2V dargestellt. C ist hierbei der usgang des Komparators und entspricht dem logischen Pegel an einem der NND-Eingänge. T entspricht dem am Clock-Eingang (also nach dem NND-Gatter) anliegenden Takt während T den vom Funktionsgenerator eingespeisten Takt vor dem NND-Gatter bezeichnet. Man erkennt, dass der /D-Wandler wegen nach dem 5. Takt statisch bleibt und folglich die Dualzahl 0101 anzeigt. Das Dreieck im Pulsverlauf von T soll verdeutlichen, dass die 5. Taktflanke (der Zähler ist positiv flankengetriggert) noch durch das NND-Gatter zum Zähler gelangt. Diese Flanke bedingt (verzögert nur durch die Laufzeit des Signals durch die Schaltung) die Blockade des Taktes. Seite 13 von 17

14 Fehlerrechnung Q D Q C Q B Q T C T Zeit t bbildung 9: Pulsfolge am /D-Wandler für ein anliegendes Signal U E = 2.2V. 5. Fehlerrechnung Da die gemessenen Werte nur zum Verständnis beitragen und keine quantitativen ussagen belegen sollen führen wir keine Fehlerrechnung durch. Seite 14 von 17

15 Zusammenfassung 6. Zusammenfassung Digital/nalog-Wandler Der untersuchte D/-Wandler verhielt sich qualitativ der Theorie entsprechend. uf Grund der groben Näherungen der berechneten Widerstände durch die vorhandenen E12-Bauteile konnten die erwarteten Spannungspegel beim unangepassten Wandler nur sehr grob und mit einer differentiellen Nichtlinearität von δ (1) 0.222V (23) bestätigt werden. Durch npassen der Widerstände und manuelles usmessen des Wandlers konnte die differentielle Nichtlinearität auf δ (2) 0.019V (24) reduziert werden. Des Weiteren ließen sich Nullpunktsspannung und Maximalausschlag durch Zuführen eines negativen Stromes bzw. Variation des Gegenkopplungswiderstandes einstellen. Dies war nötig, da die usgangspegel des zum nsteuern verwendeten 4-Bit Zählers nicht mit denen bei manueller Steuerung anliegenden übereinstimmten. nalog/digital-wandler Der D/-Wandler konnte durch entsprechende logische Rückkopplung zu einem /D-Wandler erweitert werden. Dessen Funktion wurde erfolgreich überprüft. Die Wandlungszeit wurde dabei maßgeblich durch die eingestellte Taktfrequenz bestimmt und ließ sich weit genug erhöhen, sodass nach dem Reset des Zählers praktisch instantan der neue (hexadezimale) Wert ausgegeben wurde. Da der verwendete D/-Wandler nachweislich die Monotoniebedingung erfüllte, war der /D-Wandler in der Lage jedem Spannungsintervall einen eigenen, binären Wert zuzuordnen ohne dabei Werte zu überspringen. Seite 15 von 17

16 Messwerte. Messwerte. Seite 16 von 17

17 Messwerte. Seite 17 von 17