Teil Rechnerarchitekturen M04. Speicherchips, Byte-Ordnung, Caches, Hierarchien, ISA. Corinna Schmitt
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- Helga Krüger
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1 Teil Rechnerarchitekturen M04 Speicherchips, Byte-Ordnung, Caches, Hierarchien, ISA Corinna Schmitt
2 Speicherchips 2015 Corinna Schmitt Teil Rechnerarchitekturen - 2
3 Memory: Geschichtliches! Erste Speichergeneration Lochkarten Lochstreifen gelochter Film! 1950 und 1960 Kernspeicher ( core memory) mit ferromagnetischen Ringchen! : Halbleiterspeicher Seit 1974 billiger als Kernspeicher 2015 Corinna Schmitt Teil Rechnerarchitekturen - 3
4 Hauptspeicher! Im Hauptspeicher (main memory) werden der Programmkode und die Daten abgelegt: Register der CPU dafür zu klein. Übliche Größen: 1kB NN GB (momentan)! Zwei grobe Klassen von Speichern ROM: read only memory " Inhalt bleibt auch ohne Strom erhalten Ram: random access memory " volatiler Speicher! Jeweils Vielzahl von Vertretern ROM: EEPROM, EPROM, Flash RAM: SRAM, DRAM, SDRAM, EDO, DDR, etc 2015 Corinna Schmitt Teil Rechnerarchitekturen - 4
5 Random Access Memory (RAM)! Eigentlich ein falscher Name! Jeder Hauptspeicher muß random (beliebigen) Zugriff erlauben.! Bessere Beschreibung von RAM Les- und schreibbar: Direkt via Systembus (addr, data, ctrl Leitungen) Schnell, unter 100 Nanosekunden Zugriffszeit Volatil: Daten gehen beim Stromunterbruch verloren 2015 Corinna Schmitt Teil Rechnerarchitekturen - 5
6 Read Only Memory (ROM)! Dieser Name ist treffend!! Inhalt ist im Chip eingebaut Kann gelesen werden Kann nicht geändert werden! Eingesetzt für: Mikrocode-Speicher Hardware-spezifischer Code PC BIOS (Basic IO System) Oft große Stückzahlen nötig, um ROMs zu rechtfertigen 2015 Corinna Schmitt Teil Rechnerarchitekturen - 6
7 Programmierbare ROM (PROM)! Inhalt ist programmierbar Änderbar, aber langsam! Erasable PROM (EPROM) Inhalt kann als ganzes gelöscht werden z.b. mit UV-Licht (bis zu 20 Minuten)! Electrically Erasable PROM (EEPROM) Wie RAM, aber persistenter Speicher Langsamer Zugriff (100 Mikrosekunden pro Position) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 7
8 Hauptspeichertypen (insbes. ROM) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 8
9 Zugriff auf (einzelne) Bit-Zellen in einem Speicherchip! Adressleitungen in Zeilen- und Spaltenadresse aufteilen (row, column) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 9
10 Zeilenweiser Zugriff auf Bit-Zellen! Flipflop (FF)! Zeilen-Selektion schaltet FF-output auf die (Spalten)Datenleitung 2015 Corinna Schmitt Teil Rechnerarchitekturen - 10
11 Praktische Fragen bei Speicherchips! Anzahl Pins per Chip (z.b. 32-Bit-Computer) 32 Adress- und 32 Datenleitungen plus Kontrollleitungen?! Zwei Ansätze, um Pinzahl zu minimieren Einzelne Bit-Datenleitung 4M x 1 4 Millionen Bit-Zellen, einzeln auslesen (statt 256K x 16 4 Millionen Bit-Zellen, 16 Bit-Wort) Multiplexing der Adressleitungen Obere Adresshälfte (Zeile) im ersten Zeitzyklus Untere Adresshälfte (Spalte) im zweiten Zeitzyklus 2015 Corinna Schmitt Teil Rechnerarchitekturen - 11
12 Legende für folgende Folie (Zeitdiagramm...)! Multiplexing von Zeilen- und Spaltensignalen Abkürzung RAS CAS Adress WE OE DQ Name Row Address Selected Strobe Column Address Select Strobe Adressleitung Write Enable Output Enable Datenleitung! Signale sind oft invertiert (Balken über dem Signalnamen) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 12
13 Zeitdiagramm Speicherzugriff (von DRAM) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 13
14 RAM-Speicherarten! Static RAM (SRAM): Flipflop Schnell Aber ca. 6 Transistoren/Bit Asynchroner Zugriff! Dynamic RAM (DRAM): Kondensator Langsam Aber 1 Transistor/Bit Asynchroner Zugriff Benötigt Refresh-Logik!! 2015 Corinna Schmitt Teil Rechnerarchitekturen - 14
15 SDRAM synchonous DRAM! Statt RAS und CAS-Leitungen fester Takt (Clock von CPU)! Überlappende Zugriffe 2015 Corinna Schmitt Teil Rechnerarchitekturen - 15
16 Single In-Line Memory Modules (SIMM), DIMM etc.! Mehrere DRAM chips auf einer kleinen Platine kombinieren. Höhere Platzausnutzung (vertikale Position) Gleiche Platinengröße, verschiedene Speichergröße: 1M x 8, 4M x 8, 16M x 8 (30-pin socket) 8M x M x 32 (72-pin socket) 16M x M x 64 (168-pin socket)! DDR Double Data Rate DRAM Daten an beiden Clock-Flanken! RAMBUS... etc etc 2015 Corinna Schmitt Teil Rechnerarchitekturen - 16
17 Byte-Ordnung 2015 Corinna Schmitt Teil Rechnerarchitekturen - 17
18 Wort-Größe eines Speichers! Das Bit ist die kleinste Speichereinheit die CPU greift aber normalerweise auf größere Einheiten zu: Bit-, Byte- und Wort-adressierbare Speicher! Speicherzelle, Wort : natürliche Organisationseinheit des Hauptspeichers oft übereinstimmend mit der Größe eines Integers der CPU! Kleinste adressierbare Speichereinheit: Byte oder Wort? zudem oft auch Lese/Schreibzugriff auf einzelne Bytes! z.t. Restriktionen bei den Grenzen von Speicherzellen: Lese/Schreibadresse muss Mehrfaches von 32 Bits sein 2015 Corinna Schmitt Teil Rechnerarchitekturen - 18
19 Folge der Wortbreite für den Speicherzugriff! Wie kann ein einzelnes Byte geändert werden, wenn der Zugriff nur über n Bytes Wörter möglich ist?! Lade volles Wort in ein Register! Ändere das Byte im Register mit logischen Operationen (AND, OR, NOT) maskieren! ganzes Wort zurückschreiben 2015 Corinna Schmitt Teil Rechnerarchitekturen - 19
20 Speichergrundeinheiten 1 Bit 4 Nibble 8 Byte (Octet) 16 Word 32 Word, Longword, Doubleword 64 Longword, Quadword! Bemerkungen Früher gab es Bytes die 5, 6... oder 9 Bits hatten Octet hat immer 8 Bits 2015 Corinna Schmitt Teil Rechnerarchitekturen - 20
21 Speichergrundeinheiten und Integer - Darstellung! Bei Wortbreite von N Bits: Wie 15 darstellen? Positive Ganzzahlen: (Byte), 0..2 N -1 (Wort) Ganzzahlen mit Vorzeichen Bspw. 2er-Komplement Binary Coded Digits (BCS) Für jede Dezimalstelle ein Byte Packed BCD Für jede Dezimalstelle ein Nibble ASCII-Formatierung Darstellung als String x Corinna Schmitt Teil Rechnerarchitekturen - 21
22 Byte Order Little/Big Endian! In welcher Reihenfolge werden die Bytes eines Integers abgelegt?! Wir nummerieren alle Speicher-Bytes, aufsteigende Adressen Big Endian " erstes Beispiel Höchstwertiges Bytes (=x11) an der niedrigsten Adresse Little Endian " zweites Beispiel Niederwertiges Byte (0x44) an der niedrigsten Adresse 2015 Corinna Schmitt Teil Rechnerarchitekturen - 22
23 Darstellungen Big Endian vs. Little Endian Address Big endian Little endian Address Byte 32-bit word (a) SPARC, IBM mainframes Stunde:Minute:Sekunde Byte 32-bit word (b) Intel (thus the PC world) Tag.Monat.Jahr 2015 Corinna Schmitt Teil Rechnerarchitekturen - 23
24 Little und Big Endian ist relevant!! Little/Big Endian ist ein Thema, wenn das Programm auf Bytes zugreift (statt Integers) muss man wissen, auf welchen Inhalt zugegriffen wird... beim Datenaustausch zwischen Computern mit unterschiedlichem Byte-Order ( standardisierter network order ).... wenn man memory dumps analysiert, oder Konstanten in Assemblersprache ablegt.! Bemerkung: Little/Big Endian Frage existiert auch auf Bit-Ebene! 2015 Corinna Schmitt Teil Rechnerarchitekturen - 24
25 Little und Big Endian Beispiel! ASCII String: ABCD! Big Endian Maschine lautet der 32-bit Integer: 0x ! Auf einer Big Endian Maschine lauten zwei 16-bit Integer: 0x4142 und 0x4344! Little Endian Maschine lautet der 32-bit Integer: 0x ! Auf einer Little Endian Maschine lauten zwei 16-bit Integer: 0x4241 und 0x Corinna Schmitt Teil Rechnerarchitekturen - 25
26 Little und Big Endian je nach CPU! Big Endian IBM System 370 Motorola 680x0 Sun SPARC! Little Endian Intel x86 VAX! Wählbar (!): MIPS, PowerPC ARM, AVR 2015 Corinna Schmitt Teil Rechnerarchitekturen - 26
27 Caches, Hierarchien 2015 Corinna Schmitt Teil Rechnerarchitekturen - 27
28 Cache: Probleme! Die Buszykluszeit moderner Prozessoren ist erheblich kürzer als die Zykluszeit preiswerter, großer DRAM- Bausteine! Dies zwingt zum Einfügen von Wartezyklen.! SRAM-Bausteine hingegen, die ohne Wartezyklen betrieben werden können, sind jedoch klein, teuer und besitzen eine höhere Verlustleistung. Nur relativ kleine Speicher können derartig aufgebaut werden Corinna Schmitt Teil Rechnerarchitekturen - 28
29 Cache: Lösungsidee! Lösung: Zwischen den Prozessor und den relativ langsamen, aber billigen Arbeitsspeicher aus DRAM-Bausteinen legt man einen kleinen, schnellen Speicher aus SRAM-Bausteinen, den sogenannten Cache-Speicher.! Unter einem Cache-Speicher versteht man allgemein einen kleinen, schnellen Pufferspeicher, der vor einen langsamen, größeren Speicher geschaltet wird, um dessen Zugriffszeit zu verbessern Corinna Schmitt Teil Rechnerarchitekturen - 29
30 Cache: Prinzipieller Aufbau! Pufferspeicher hält Kopien derjenigen Teile des Arbeitsspeichers bereit, auf die aller Wahrscheinlichkeit nach von der CPU als nächstes zugegriffen wird Der Cache ist entweder direkt auf dem Prozessorchip integriert (on-chip-cache) oder in der schnellsten und teuersten SRAM-Technologie realisiert (Off-Chip-Cache) Corinna Schmitt Teil Rechnerarchitekturen - 30
31 Cache: Speicherzugriff optimieren! CPU arbeitet normalerweise schneller als der Speicher Wie kann unnötiges Warten verhindert werden?! Cache Ein Puffer für Daten Ermöglicht Lesen im voraus Verzögertes Schreiben 2015 Corinna Schmitt Teil Rechnerarchitekturen - 31
32 Cache: Grundprinzip! Cache funktioniert wegen der Datenlokalität (locality of reference): CPU referenziert die selbe Speicherzelle mehrmals hintereinander Der nächste Speicherzugriff liegt nahe beim vorherigen! Probleme: Kopieren (caching) von Speicherinhalt reicht nicht aus: Teile des Cachs müssen von Zeit zu Zeit entleert werden Entscheidung muss im Nanosec-Bereich gefällt werden Bei Multiprozessor-Systems hat jede CPU ihr eigenes Cache: diese müssen bei Inhaltsänderung synchronisiert werden Corinna Schmitt Teil Rechnerarchitekturen - 32
33 Cache-Speicher im Pentium Corinna Schmitt Teil Rechnerarchitekturen - 33
34 Cache Line! Kopie aus dem Arbeitsspeicher erfolgt in Blöcken ( cache line ) Herstellerabhängig Eventuell unterschiedlich groß für Cache levels! Typischerweise 64 Bytes (für alle Cache levels) Linux: % ls /sys/devices/system/cpu/cpu0/cache! Intel Pentium 4 L1 cache line Größe 64 Bytes L2 cache line Größe 128 Bytes! Dramatischer Einfluß auf Programm-Performance Corinna Schmitt Teil Rechnerarchitekturen - 34
35 Level-Two Cache! Kleiner Cache ist direkt auf dem µprozessor-chip integriert (einige KBytes) Üblicherweise statisches RAM (wegen Geschwindigkeit)! Zusätzlicher Cache-Speicher kann extern installiert werden das ist L2 Cache (einige KBytes bis einige MBytes)! On-Chip Cache in den letzten Jahren immer größer geworden, um möglichst schnelle Abarbeitung zu erhalten Corinna Schmitt Teil Rechnerarchitekturen - 35
36 On-Chip Cache Grundstücks -Verteilung 2015 Corinna Schmitt Teil Rechnerarchitekturen - 36
37 Speicherhierarchie (1)! Ein technologisch einheitlicher Speicher mit kurzer Zugriffszeit und großer Kapazität ist aus Kostengründen i.a. nicht realisierbar.! Lösung: Schichtenweise Anordnung verschiedener Speicher und Verschiebung der Information zwischen den Schichten (Speicherhierarchie) Speicherhierarchie zum Ausgleich der unterschiedlichen Zugriffszeiten der CPU und des Hauptspeichers Corinna Schmitt Teil Rechnerarchitekturen - 37
38 Speicherhierarchie (2)! Zwei Strategien sind möglich: Cache-Speicher: Kurze Zugriffszeiten Beschleunigung des Prozessorzugriffs Virtueller Speicher: Vergrößerung des tatsächlich vorhandenen Hauptspeichers z.b. bei gleichzeitiger Bearbeitung mehrerer Prozesse Corinna Schmitt Teil Rechnerarchitekturen - 38
39 Speicherhierarchie (3) Register On-Chip-Cache Secondary level Cache (SRAM) Arbeitsspeicher (DRAM) # Zunehmende Kosten/Byte # Abnehmende Kapazität # Abnehmende Zugriffszeit Sekundärspeicher (Platten, elektronische Massenspeicher) Archivspeicher (Platten, Bänder, optische Platten) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 39
40 Speicherhierachie (4)! Eigenschaften von oben nach unten Abnehmende Kosten per Bit Tape oder CD/DVD-R am billigsten Zunehmende Kapazität 1kByte für Register, mehrere GBytes für DVD Zunehmende Zugriffszeit Von Nanosekunden zu Millisekunden bis zu Minuten oder mehr (laden und Positionieren eines Tapes) Abnehmende Zugriffsfrequenz durch die CPU 2015 Corinna Schmitt Teil Rechnerarchitekturen - 40
41 Speicherhierarchie (5) Vergleich Arbeitsplatz Schreibtisch-Umgebung Regale Magazin Fernleihe Register On-Chip-Cache Secondary level Cache (SRAM) Arbeitsspeicher (DRAM) Sekundärspeicher (Platten, elektronische Massenspeicher) Archivspeicher (Platten, Bänder, optische Platten) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 41
42 Instruction Set Architecture (ISA) 2015 Corinna Schmitt Teil Rechnerarchitekturen - 42
43 Instruction Set Architecture (ISA)! Zurück zur CPU Wieviele und welche Instruktionen unterstützt eine CPU?! Vorschau CISC vs RISC Beispiel ATmega128 (AMTEL s µ-kontroller) Assembler-Sprache 2015 Corinna Schmitt Teil Rechnerarchitekturen - 43
44 Zentrale Rolle der Assembler-Sprache! Compiler-Eigenschaft Semantikerhaltende Programmtransformation Schema zeigt Wekzeugkette, nicht die Abstraktionsniveaus 2015 Corinna Schmitt Teil Rechnerarchitekturen - 44
45 ISA und Instruktionsmenge: CISC! Complex Instruction Set Computer (CISC) Historisch gewachsene Menge von CPU-Befehlen Neue und mächtigere Befehle werden dazugegeben Kompatibilität bewahren CISC macht Assembler-Programmierung einfacher Compiler sind einfacher zu bauen / programmieren CISC macht kompilierte Programme kleiner und schneller! Einige dieser Behauptungen werden auch für RISC beansprucht 2015 Corinna Schmitt Teil Rechnerarchitekturen - 45
46 ISA und Instruktionsmenge: RISC! Reduced Instruction Set Computer (RISC) Begann um 1985 Anzahl Instruktionen klein halten RISC vereinfacht das Chip-Design Die Komplexität wird in den Computern verlagert RISC-ISA können CPU kleiner und schneller machen! Weitere neue Trends Long Word Instructions (LWI) Kommt später in Vorlesung 2015 Corinna Schmitt Teil Rechnerarchitekturen - 46
47 RISC Profil! Relativ wenige Instruktionen! Relativ wenige Adressierungs-Modi! Alle Operationen innerhalb von Registern! Speicherzugriff ist auf load/store-befehle beschränkt Keine arithmetischen Operationen auf externen Daten! Fixe Befehlslänge, reguläres Instruktionsformat! Meistens 1-Zyklus-Instruktionen 2015 Corinna Schmitt Teil Rechnerarchitekturen - 47
48 ! Typische Eckwerte CISC vs RISC! Beispiele von CISC CPUs Intel 80x86-Produktlinie, VAX, pre-1985 im Allgemeinen! Beipiele von RISC CPUs MIPS, Sparc, PowerPC, AVR 2015 Corinna Schmitt Teil Rechnerarchitekturen - 48
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