Digitaltechnik. Andreas König. Professur Technische Informatik Fakultät Informatik Technische Universität Chemnitz. Wintersemester 2001/2002

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1 Andreas König Proessur Technische Inormatik Fakultät Inormatik Technische Universität Chemnitz Wintersemester 2/22 Andreas König Folie 6- Rekapitulierung zu Kapitel 5 Realisierungsragen ür digitale Logik Vorstellung von konkreten Realisierungstechnologien und Entwursstilen Erweiterung des abstrakten Kostenbegris: Turn-Around-Time Time-To-Market Entwurszeit und Fehleranälligkeit Fläche und Verzögerungs- bzw. Schaltzeit Fragen der Technologieanpassung und Schaltwerksumsetzung Konsequenz der Überdeckung mit Bibliothekszellen: Mehrstuige Implementierung Verschiedene alternative Umsetzungsmöglichkeiten durch: Komplexe Logikbausteine (Mux, Decoder, ROM) Anwenderprogrammierbare Arrays oder Felder Andreas König Folie 6-2

2 Vorlesungsgliederung:. Einührung 2. Kodierung und Arithmetik 3. Grundlagen der Booleschen Algebra 4. Entwur zweistuiger kombinatorischer Logik 5. Zieltechnologien und Technologieanpassung 6. kombinatorischer Schaltnetze 7. Entwur sequentieller Schaltwerke 8. Funktionsblöcke digitaler Rechner und Systeme 9. Entwur von Systemen der. Ausblick Andreas König Folie 6-3 Kapitelgliederung: 6. kombinatorischer Schaltnetze 6. Mehrstuige Logikimplementierung 6.2 Verzögerungszeiten im Schaltnetz 6.3 Hazards/Glitches 6.4 Ansätze zum hazardreien Entwur Andreas König Folie 6-4

3 Mehrstuige Logikimplementierung Bei der Überdeckung einer zweistuigen Gatterrealisierung mit Bibliothekszellen sind durch die Umsetzung bereits mehrstuige Gatternetze entstanden Alternativ zur zweistuigen Logikminimierung kann auch direkt der Entwur mehrstuiger Logik in Angri genommen werden Dies stellt jedoch eine deutlich größere Herausorderung dar Methodik und Sotwarewerkzeuge sind z.b. in [Eschermann 92] und [Katz 94] erläutert Hier soll nur eine qualitative Betrachtung im Hinblick au mögliche Vorteile und Probleme beim Entwur vorgenommen werden Betrachtet wird eine Beispielunktion (DMF): = x x4x6 xx5 x6 x2x4x6 x2x5x6 x3x4x6 x3x5x6 x7 Diese kann sukzessiv durch Faktorisierung umgestellt werden: = ( x x x x2 x3)( x4 x5) 6 7 Andreas König Folie 6-5 Mehrstuige Logikimplementierung Der explizite Entwur eines mehrstuigen Gatternetzes kann erhebliche Einsparungen bringen (s. auch Bsp. ASC2BCD!) Die Vergrößerung der Stuenzahl verschlechtert das Zeitverhalten x x 6 x x 5 6 x 6 x x 5 6 x 7 x 5 x 6 x 7 Gattereingänge: 25 vs. Gatterzahl: 7 vs. 4 Fan-Out: vs. Stuentiee: 2 vs. 3 Andreas König Folie 6-6

4 Mehrstuige Logikimplementierung Weiteres Beispiel mit c i einer Addiererstue c i- c i- c = i xi yi xici yici c i c c i- i = xi yi ci ( xi i c i y ) Gattereingänge: 9 vs. 8 Gatterzahl: 4 vs. 4 Fan-Out: vs. Stuentiee: 2 vs. 3 Andreas König Folie 6-7 Verzögerungszeiten im Schaltnetz Die technologische Betrachtung hat gezeigt, das ein reales Gatter ein Verzögerungsverhalten auweist Bei der rein kombinatorischen Betrachtung von Schaltwerken wurde bisher angenommen, dass ein Gatter und damit ein Schaltwerk jede Änderung der Eingangsbelegung unmittelbar in eine unktionsgerechte Änderung des Ausgangs umsetzt Durch das Verhalten realer Gatter ist diese Modellvorstellung nicht haltbar Die Verzögerungszeit eines Schaltwerks wird von seiner Stuentiee und der Verzögerungszeit der Stuen selbst bestimmt t x c i- i t c x t i i t c i t c i- Änderung von oder wird erst nach 3 t am Ausgang wirksam Andreas König Folie 6-8

5 Verzögerungszeiten im Schaltnetz Bei der Betrachtung wurde allen Gattern gleiches Verzögerungsverhalten zugeschrieben Reale Gattertypen unterscheiden sich in ihrer Verzögerungszeit Verknüpungstyp, Eingangszahl oder Herstellungstechnologie bestimmen Verzögerungszeit Herstellungsbedingte Parameterschwankungen wirken sich auch au die Verzögerungszeit der Gatterinstanzen aus Angabe als Max/Typ/Min-Werte: Kritischer Pad anhand von Max.-Werten (Worst-Case-Analyse) t A2 t O2 c i- t O2 c i- t A2 c i c i t i Änderung von oder wird erst nach t O2 + t O2 + t A2 am Ausgang wirksam Andreas König Folie 6-9 Verzögerungszeiten im Schaltnetz Es existiert eine größere Zahl von Verzögerungsmodellen, die sich beispielsweise in der Genauigkeit unterscheiden: Ideale Verzögerung: (s. Bild vorhergehende Folie) Träge Verzögerung: Impulse kürzer als die Verzögerungszeit werden absorbiert (A)symmetrische Verzögerung: /- bzw. /-Übergänge haben (unterschiedliche) gleiche Verzögerungszeiten... Zusätzlich zu Min/Typ/Max Angabe kann auch statistische Angabe mit Mittelwert und Streuung vorliegen (Bezug: Prozessdaten) Worst-Case-Betrachtung kann zu zu pessimistischen Aussagen ühren, da es statistisch unwahrscheinlich ist, dass au einem Pad alle Gatter max. Verzögerungszeit besitzen werden Fallabhängige Betrachtung; Typisch Nominalwerte Erkennbar ührt die gleichzeitige Änderung mehrerer Eingangsvariablen bzw. Literalen in verschiedenen Paden des Schaltwerks zu Läuen (Races) Andreas König Folie 6-

6 Hazards/Glitches Bedingt durch die Gatterlauzeiten in den Paden des Schaltwerks kann es an den Ausgängen eines Schaltwerks zu belegungsabhängigen, temporären Zustandsänderungen kommen Diese unerwünschten Änderungen der Ausgangswerte werden als Glitches bezeichnet Eine Schaltung, die ein solches Verhalten, also Glitches, auweist, hat einen sogenannten Hazard! Durch verzögerte Auswertung eines hazardbehateten Schaltwerks kann der Eekt neutralisiert werden (Taktreduktion) Bedient ein hazardbehatetes Schaltwerk einen asynchronen Eingang einer olgenden Stue, so können Fehler autreten Abhile: Vermeidung asynchroner Eingänge Kann mit keiner der obigen Maßnahmen Abhile geschaen werden, so muß ein hazardreies Schaltwerk entworen werden! Andreas König Folie 6- Hazards/Glitches Statische Hazards: Statischer -Hazard Statischer -Hazard Dynamische Hazards (z.b. mehrstuige Logik): Dynamischer -Hazard Dynamischer -Hazard Annahme ür hier betrachteten hazardreien Entwur: Nur ein Eingang ändert sich, während alle anderen stabil bleiben! Andreas König Folie 6-2

7 Ansätze zum hazardreien Entwur Zunächst soll an einem einachen Beispiel die Erkennung und Beseitigung von Hazards in zweitstuigen Netzwerken betrachtet werden Beispielunktion: ( x4, x3, x2, x ) = m i i {,3,5,7,8,9,2,3} x x x Andreas König Folie 6-3 Ansätze zum hazardreien Entwur Betrachtung des Übergangs - : Erkennbar kann bei diesem Übergang kein Glitch autreten x x x x Andreas König Folie 6-4

8 Ansätze zum hazardreien Entwur Betrachtung des Übergangs - : Erkennbar kann bei diesem Übergang ein Glitch autreten Statischer -Hazard! x x Verzögerung durch Inverter! x x x Andreas König Folie 6-5 Ansätze zum hazardreien Entwur Analyse des KV-Diagramms zeigt: Übergang ist Übergang zwischen zwei PI der DMF Eliminierung des Statischen -Hazards durch redundanten PI, der während beider Zustände des kritischen Übergangs aktiv ist: x x = x = x 4 x2 x4x 4 x2 x4x x2x Andreas König Folie 6-6

9 Ansätze zum hazardreien Entwur Vergleichbare Vorgehensweise zur Findung und Eliminierung Statischer - Hazards Betrachtung der Maxtermdarstellung: x x = ( x4 x2)( x4 x ) = ( x4 x2)( x4 x )( x2 x ) Andreas König Folie 6-7 Ansätze zum hazardreien Entwur Betrachtung des Übergangs - : Erkennbar kann bei diesem Übergang ein Glitch autreten Statischer -Hazard! x x Verzögerung durch Inverter! x x x Andreas König Folie 6-8

10 Ansätze zum hazardreien Entwur Umormung der Maxtermdarstellung: = ( x4 x2)( x4 x )( x2 x ) = ( x4x4 x2x4 x4x x2x )( x2 x) = ( x x x x x x x x x x x x x x x x x ) x = ( x x x x x x x x x x x ) x = ( x x x x x ) x Andreas König Folie 6-9 Ansätze zum hazardreien Entwur Stichpunkte zum hazardreien Entwur zweistuiger Schaltnetze:. Ausgehend von der DMF muss ür jeden Übergang zwischen zwei Elementen der Einsstellenmenge sichergestellt sein, dass Sie von einem gemeinsamen UND-Gatter überdeckt werden 2. Für die Übergänge zwischen Einsstellen innerhalb der PI der DMF ist dies erüllt, ür die Übergänge zwischen Einstellen aneinandergrenzender PI müssen redundante PI eingeügt werden! 3. Ausgehend von der KMF muss ür jeden Übergang zwischen zwei Elementen der Nullstellenmenge sichergestellt sein, dass Sie von einem gemeinsamen ODER-Gatter überdeckt werden (Punkt 2 gilt sinngemäß) 4. Ein Statischer -Hazard kann in einer zweistuigen UND/ODER- Schaltung nur autreten, wenn in einem UND-Gatter (Produktterm) eine Variable negiert und nicht negiert anliegt Andreas König Folie 6-2

11 Ansätze zum hazardreien Entwur Hazardbehatetes Gatternetzwerk in PSPICE: Andreas König Folie 6-2 Ansätze zum hazardreien Entwur Simulation des hazardbehateten Gatternetzwerks in PSPICE: Statischer -Hazard im Zeitdiagramm Andreas König Folie 6-22

12 Ansätze zum hazardreien Entwur Hazardreies, erweitertes Gatternetzwerks in PSPICE: Redundanter PI = x 4 x2 x4x x2x Andreas König Folie 6-23 Ansätze zum hazardreien Entwur Simulation des nun hazardreien Gatternetzwerks in PSPICE Statischer -Hazard eliminiert Andreas König Folie 6-24

13 Ansätze zum hazardreien Entwur Die Beachtung und Durchührung der Schritte zum hazardreien Entwur eliminiert ür zweistuige Logik statische und dynamische Hazards Der Ansatz kann au mehrstuige Logik erweitert werden [Katz 94] Die Beseitigung statischer Hazards schliesst dynamische Hazards ür mehrstuige Logik nicht aus (/- bzw. /-Übergänge) Unterschiedliche Verzögerungszeiten verschiedener Pade können in mehrstuiger Logik zu dynamischen Hazards ühren Prinzipiell Erweiterung der Herangehensweise zur Beseitigung möglich Empehlung: Falls unbedingt hazardreies Schaltwerk erorderlich, zweistuiger Entwur Weiterhin: Gleichzeitige Änderung mehrerer Eingangsvariabler kann ebenalls zu Glitches ühren (s. bisherige PSPICE-Simulationen) Sicherstellung entsprechender Zeitbedingungen oder Einvariablenübergänge Andreas König Folie 6-25