Schaltungstechnik 2. Univ.-Prof. Dr. Linus Maurer Institut für Mikroelektronik und Schaltungstechnik

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1 Schaltungstechnik Univ.-Prof. Dr. Linus Maurer Institut für Mikroelektronik und Schaltungstechnik Zur Beachtung: Die hier den Studierenden angebotenen Unterlagen dienen ausschließlich der Dokumentation des Vorlesungsinhalts und dürfen aus urheberrechtlichen Gründen nicht veröffentlicht oder öffentlich zugänglich gemacht werden!

2 Analog-Digital Wandler Univ.-Prof. Dr. Linus Maurer Institut für Mikroelektronik und Schaltungstechnik

3 Motivation Hauptsächlicher Treiber der CMOS Technologie- Entwicklung sind Digitale ICs (Prozessoren, DSPs, ASICs, ) können Vorteile der hochskalierten CMOS Technologien voll ausnutzen. Unsere Umwelt (EM-Wellen, Temperatur, Feuchtigkeit, Magnetfeld, ) ist aber nicht digital, sondern analog es sind Schaltungen notwendig, die diese analogen Signale in digitale Umwandeln (und umgekehrt) Analog-Digital Wandler (ADC Analog-to-Digital Converter) und Digital-Analog-Wandler (DAC Digital-to- Analog Converter) sind deswegen essentielle Bauteile auch in digitalen ASICs, Prozessoren, Schaltungstechnik - Nur für den universitätsinternen Gebrauch 3

4 AD/DA-Wandler ADC Analoges Signal Sampling DATA uantisierer Anti Aliasing Filter Sampling Clock Referenz DAC DATA Clock D A OUT Referenz Schaltungstechnik - Nur für den universitätsinternen Gebrauch 4

5 AD-Wandler (ADC) Analoges Signal Sampling DATA uantisierer Anti Aliasing Filter Sampling Clock Referenz Amplitude Wert Code ms ms 3ms 4ms 5ms 6ms 7ms 8ms 9ms 0ms ms Zeit Sample Sample Zeitdiskretisierung ( Sampling ) Wertdiskretisierung ( uantization ) Schaltungstechnik - Nur für den universitätsinternen Gebrauch 5

6 Abtastung - Aliasing # # #3 #4 #5 #6 #7 Fs/ Fs Fs 3Fs # i = Nyquist-Band i Fs Schaltungstechnik - Nur für den universitätsinternen Gebrauch 6

7 Tiefpass - Abtastung # # #3 #4 #5 #6 #7 Fs Fs 3Fs Fs Schaltungstechnik - Nur für den universitätsinternen Gebrauch 7

8 Bandpass - Abtastung # # #3 #4 #5 #6 #7 Fs Fs 3Fs Fs Schaltungstechnik - Nur für den universitätsinternen Gebrauch 8

9 Analog/Digital Umsetzung Amplitude Zeit-und Wertkontinuierliches Signal A D Zeit-und Wertdiskretes Signal Zeit Analoges Anti-Aliasing Filter Sampler uantisierer Kodierer Nyquist- Bandselektion Zeitdiskretisierung Amplitudendiskretisierung Schaltungstechnik - Nur für den universitätsinternen Gebrauch 9

10 uantisierung A max uantisierungbreite bei N Bits: A max / N uantisierungsfehler: x Wahrscheinlichkeitsdichte des uantisierungsfehlers: PDF(x) PDF(x)? Schaltungstechnik - Nur für den universitätsinternen Gebrauch 0

11 uantisierung A max uantisierungbreite bei N Bits: A max / N uantisierungsfehler: x Wahrscheinlichkeitsdichte des uantisierungsfehlers: PDF(x) PDF(x) x Schaltungstechnik - Nur für den universitätsinternen Gebrauch

12 uantisierung Leistungsdichte des uantisierungsrauschen? A max PDF(x) x Schaltungstechnik - Nur für den universitätsinternen Gebrauch

13 uantisierung A max Leistungsdichte des uantisierungsrauschen? PDF(x) x x PDF ( x ) dx Schaltungstechnik - Nur für den universitätsinternen Gebrauch 3

14 uantisierung PDF(x) x PDF(x) dx / / x dx x Schaltungstechnik - Nur für den universitätsinternen Gebrauch 4

15 uantisierung Schaltungstechnik - Nur für den universitätsinternen Gebrauch x PDF(x) / / 3 / / dx x dx x PDF(x) x

16 SNR uantisierungbreite bei N Bits A max N uantisierungsrauschen: P A max P 3 A max N Spitzen- (P S ) zu Mittelwertsleistung (P M ): PAR bzw. PAPR ( Peak-to- Average Power Ratio ) uantisierungsfehler: x Wahrscheinlichkeitsdichte des uantisierungsfehlers: PDF(x) PDF ( x ) PAR 0 log P P S M x PAR Sinus? x PDF ( x ) dx Schaltungstechnik - Nur für den universitätsinternen Gebrauch 6

17 Spitzen- zu Mittelwertsleistung (P M ): PAR bzw. PAPR ( Peak-to-Average Power Ratio ) SNR A max PAR 0 log P P S M 0 log A P max M Signal-Rauschverhältnis: SNR SNR 0 log P P S 0 log( 3 N A P M max ) uantisierungsfehler: x Wahrscheinlichkeitsdichte des uantisierungsfehlers: PDF(x) PDF ( x ) P 3 A max N x SNR SNR [ db], Sinus [db] 4, , 0, 0 N N PAR, 76 x PDF ( x ) dx Schaltungstechnik - Nur für den universitätsinternen Gebrauch 7

18 Analog Digital Institut für Mikroelektronik SNR 50 Digitalsignal: 8 Bit t/ts Schaltungstechnik - Nur für den universitätsinternen Gebrauch 8

19 Analog-Digital Analog Digital Institut für Mikroelektronik SNR 50 Digitalsignal: 8 Bit t/ts 0.6 uantisierungsfehler t/ts Schaltungstechnik - Nur für den universitätsinternen Gebrauch 9

20 Analog-Digital Analog Digital Institut für Mikroelektronik SNR Digitalsignal: 8 Bit Ist der uantisierungsfehler zufällig verteilt? A max N t/ts uantisierungsfehler PDF(x) x t/ts Schaltungstechnik - Nur für den universitätsinternen Gebrauch 0

21 Analog-Digital Analog Digital db(spec_analog) db(spec_digital) Institut für Mikroelektronik SNR Digitalsignal: 8 Bit Frequenzbereich SFDR: Spurious Free Dynamic Range t/ts uantisierungsfehler f/fs 0.0 SNR, Sinus 6, 0 8, 76 49,9 db SNDR simuliert 49, 76 db t/ts SNDR: Signal to Noise and Distortion Ratio Schaltungstechnik - Nur für den universitätsinternen Gebrauch

22 SNR ENOB Effective Number of Bits P ( f ) Filter ENOB SNR meas Prozessgewinn (Dezimationsfaktor M) P ( f ) P, B o Verminderte Rauschleistung P, B 0 P M, B o F P s B / o F B s 0 / P M F Beispiel s / B 0 F s Äquivalente Auflösung N equi N ENOB log ( M ) F B s o 80 MHz 00 khz log 80 0 / ( ) 3. 8 bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch

23 ADC System- Modell Anti- Aliasing Filter ADC Nicht linearität Phasenrauschen N j Thermisches Rauschen N th uantisierungsrauschen N Schaltungstechnik - Nur für den universitätsinternen Gebrauch 3

24 ADC Rauschzahl A D S N N ADC in N th N j N A max P FS, rms [mw] A max R 000 P 3 A max N eff P FS, rms ( dbm 50 Ω ) 0 log A max log( A max ) 0 N ADC [ mw] P, B A 3 0 max N eff M R 000 N ADC [ dbm 50 Ω ] 0 log( P, B 0 ) 0 log( A max ) 0 log( M ) 6 N eff 8. 3 N in [ dbm ] 0 log( ktb ) 30 0 * log( ) dbm B 00 khz Schaltungstechnik - Nur für den universitätsinternen Gebrauch 4

25 ADC Rauschzahl A D S N N ADC in N th N j N A max NF ADC N N ADC in N N ADC in N ADC [ dbm 50 Ω ] 0 log( A ) 0 N in [ dbm ] 0 log( ktb ) 30 max log( dbm M ) 6 N eff 8 NF ADC [ db ] 0 log( A max ) 6 N eff 0 log( M ) 9 A max V, N eff, M, B o 00 khz NF ADC 57 db Schaltungstechnik - Nur für den universitätsinternen Gebrauch 5

26 Einfaches Jitter-Modell Eingangssignal V in V in A max sin( t) A max Maximaler Abtastfehler bei Jitter t j t j max dv dt in A max t j dv dt in t j A max cos( t) Bedingung um keinen Ausgangscode auszulassen t J t j A max N N t j N N 80 4 MHz t j 43 fs Schaltungstechnik - Nur für den universitätsinternen Gebrauch 6

27 Einfaches Jitter-Modell Noise Floor dv in dt t j A max cos( t) A max rms t rms T T 0 dv dt in dt t rms A max A max t J t J Signal-to-Jitter Noise Ratio SNR j A max 0 log 0 t rms t A rms max MHz fs ε rms SNR j 89 μv 78 db (.7 bit ) Schaltungstechnik - Nur für den universitätsinternen Gebrauch 7

28 S&H und kt/c-rauschen Sample & Hold Äquivalentes Rausch-Modell R on V in C V Hold Hold * 4 ktr on R on C V Hold Hold Schaltungstechnik - Nur für den universitätsinternen Gebrauch 8

29 S&H und kt/c-rauschen * 4 ktr on R on C H V H V V H H ( f ) 4 KTR V 0 H on ( f ) df H ( f ) 4 KTR on 4 KTR R on on C H f j f 3 db KT C H V / Hz H ( f ) SNR kt/c 0 log V Signal, rms V H, rms 0 log V Signal, rms C kt H kt C H Hohes SNR Großes C H Langsam!! 4 ktr on Beispiel f 3dB R on C H f [ Hz ] C H SNR pf, kt/c T 300K, 74,8 db k Bit,38 0-3, V FS V Schaltungstechnik - Nur für den universitätsinternen Gebrauch 9

30 ADC-Architekturen Annahme: natürliche Zahl x in zwischen 0 und 04 Algorithmus-: Vergleiche xin mit 0,,, bis das die Zahl größer als xin ist Zähler Architektur ( Counter Architecture ) Algorithmus-: Vergleiche x in gleichzeitig mit 0,,, 03 Flash Architektur Algorithmus-3: Annahme x in =6 Vergleiche x in mit 5. Wenn x in >5 gibt 5 aus, sonst 0. x in >5: Vergleiche x in mit 5+5/=768. Wenn x in größer ist als 768 gibt 56 aus, sonst 0. X in <5: Vergleiche x in mit 5-5/=56. Wenn x in größer ist als 56 gibt 56 aus, sonst 0.. Successive Approximation Architektur. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 30

31 ADC-Architekturen Algorithmus-3: Successive Approximation Architektur binäre Suche. 7 V 8 ref V in 4 V 8 ref V ref 8 V D/A.. 3. final Iterations result Schaltungstechnik - Nur für den universitätsinternen Gebrauch 3

32 ADC-Architekturen Algorithmus-4: Annahme x in =6 Vergleiche x in mit 5. Wenn x in >5 gibt 5 aus und berechne die Differenz d =6-5=00, sonst gib 0 aus, neues Eingangssignal ist die Differenz d. Vergleiche d mit 56. Wenn d >56 gibt 56 aus und berechne d =d -56, sonst gib 0 aus, neues Eingangssignal ist d. Vergleiche d mit 8. Wenn d >8 gibt 8 aus und berechne d 3 =d -8, sonst gib 0 aus, neues Eingangssignal ist d 3. Addiere alle Ausgänge Algorithmische Architektur mit Division der Referenz durch. Algorithmus-5: Annahme x in =6.3 Suche den Bereich der Größe 3 durch Vergleich von x in mit 3, 64, 96,, 608, 640,,99 liegt. Gib den nächstliegenden Wert des Bereichs aus (608) und berechne d= =4.3. Vergleiche d mit,,, 3 Ausgabe 4. Addiere die Ausgangssignale: 608+4=6=int(6.3). Subranging Architektur Schaltungstechnik - Nur für den universitätsinternen Gebrauch 3

33 ADC-Architekturen Algorithmus-6: Annahme x in =6.3 Suche den Bereich der Größe 3 durch Vergleich von x in mit 3, 64, 96,, 608, 640,,99 liegt. Gib den unteren Wert des Bereichs aus (608) und berechne d=3*( )=37.6. Vergleiche d wieder mit 3, 64, 96,8,60,, 99. Gib den unteren Wert des Bereichs aus: 8. Addiere die Ausgangssignale: 608+8/3=6=int(6.3). Two-Step Architektur. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 33

34 Der Komparator: -Bit ADC Der Komparator kann als -Bit ADC betrachtet werden. Komparatoren sind wichtige Sub-Blöcke in vielen ADC- Architekturen. Hohe Auflösung bedingt dabei eine hohe Verstärkung Gefahr von Oszillationen. Um die Schwing-Neigung zu vermindern, wird häufig eine Hysterese implementiert. COMPARATOR OUTPUT LATCH ENABLE '''' DIFERENTIAL ANALOG INPUT + - LOGIC OUTPUT ''0'' 0 DIFFERENTIAL ANALOG INPUT V HYSTERESIS

35 Der Komparator: -Bit ADC Kombination des Komparators häufig mit einem Latch (D-FF), um das Ausgangssignal des Komparators konstant zu halten ( Trackand-Hold ) Zeitdiskrete Weiterverarbeitung. LATCH ENABLE + PREAMP LATCH - Schaltungstechnik - Nur für den universitätsinternen Gebrauch 35

36 ADC-Architekturen Nyquist-ADC AAF SDADC AAF Signal Signal F s ~F Signal AAF SDADC F s >>F Signal Überabtastung vermindert die Anforderungen an das Anti-Aliasing Filter (AAF) Noise-shaping: vermindert die Anforderungen an die uantisierer-auflösung Signal Noise Ideal Noise-shaping SNR 0 MFs/ Schaltungstechnik - Nur für den universitätsinternen Gebrauch 36

37 ADC-Architekturen Flash Nyquist-ADC Multi-step Integrating Ripple Through Pipeline SAR AAF SD-ADC Single-stage Multi-stage Multi-bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 37

38 ADC-Architekturen und Märkte ADC-Applikationen Datenerfassung Präzisionsmessungen und Industrielle Messtechnik Audioanwendungen ( Voiceband ) High-Speed (>5 Msps) Wichtigsten ADC-Architekturen Successive-Approximation (SAR) Sigma-Delta ADCs Pipelined ADCs Schaltungstechnik - Nur für den universitätsinternen Gebrauch 38

39 ADC-Architekturen vs Abtastrate Schaltungstechnik - Nur für den universitätsinternen Gebrauch 39

40 ADC-Architekturen Flash Nyquist-ADC Multi-step Integrating Ripple Through Pipeline SAR AAF SD-ADC Single-stage Multi-stage Multi-bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 40

41 Flash-ADC -Bit ADC: Wie lässt diese Architektur auf mehrere Bit erweitern? LATCH ENABLE V in + PREAMP LATCH V ref - Schaltungstechnik - Nur für den universitätsinternen Gebrauch 4

42 Flash-ADC LATCH ENABLE V in + PREAMP LATCH V ref Generierung? V ref - LATCH ENABLE V in + PREAMP LATCH V ref - Schaltungstechnik - Nur für den universitätsinternen Gebrauch 4

43 V ref V in + - Flash-ADC D C Thermometer Code + - D C + - D C Kodier- Logik N-Bit + - D C -V ref Clock Schaltungstechnik - Nur für den universitätsinternen Gebrauch 43

44 Flash-ADC Vref Vin Thermometer Code Vorteile Schnellste Architektur (Maximum an Parallelisierung) Einfacher Aufbau, häufig Subkomponente in anderen ADC-Designs. Nachteile Komplexität steigt exponentiell mit N: N Komparatoren, Widerstände. Große Eingangskapazität, große Leistungsaufnahme, Die-Größe. Signal- und Clockverteilung schwierig. Switching Noise. Bubbles im Thermometercode. N8 -Vref Clock D C D C D C D C Kodier- Logik N-Bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 44

45 Bubbles Bubbles ( Sparkles ) im Thermometercode: Gewünschtes Flash-ADC Pattern: 000. Durch einen Timing-Fehler bei einem Komparator kann sich das Pattern auf 0000 ändern 0 nennt man Bubble bzw. Sparkle. Fehler Prävention Track-and-Hold Block am Eingang. Bubbles können auch durch die Kodierung verhindert werden. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 45

46 ADC-Architekturen Flash Nyquist-ADC Multi-step Integrating SAR Ripple Through Pipeline Successive-Approximation Register AAF SD-ADC Single-stage Multi-stage Multi-bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 46

47 SAR-ADC Auflösung und Linearität des SAR-ADC im wesentlichen vom DAC bestimmt. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 47

48 f e d c b a Institut für Mikroelektronik SAR- Algorithmus 0 S&H am Eingang, um das abzutastende Signal während des gesamten Konversionsvorgangs konstant zu halten.. MSB des DAC auf V fs / (000) am Ausgang.. Vergleich Ausgangsspannung DAC (V DAC ) mit der Eingangsspannung V in : V DAC > V in : Bit=0, V DAC, neu =000 V DAC < V in : Bit=, V DAC, neu =00 3. Weiter zu. 4. Nach Vergleich des LSB kann der Registerwert ausgelesen werden. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 48

49 SAR-ADC SAR-ADC hauptsächlich für Datenerfassungs- Applikationen eingesetzt: Auflösung: 8-8 Bit. Sampling Rate: einige MHz. Konversionsrate ~ N*T clk, N-Bit. T clk /Konversion. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 49

50 Charge Redistribution SA-ADC 4-bit Kapazitäts-Array DAC Kapazitäts-Array tastet Eingang ab, wenn Φ mit dem Eingang verbunden Φ e ist. V X 8C 4C C C C SAR D o V R V i Φ Φ Φ Φ Φ = (C+C+C+4C+8C) * V i = 6C * V i Schaltungstechnik - Nur für den universitätsinternen Gebrauch 50

51 Charge Redistribution SA-ADC Φ e V X SAR 8C C 4 4C C 3 C C C C C C 0 D o V R V i Φ Φ Φ Φ Φ V 8 C - V 6 C V R i R V 6 C = V - V C - V C + C + C + C V - V 6 C i R X 4 X 3 0 X i Schaltungstechnik - Nur für den universitätsinternen Gebrauch 5

52 Charge Redistribution SA-ADC V X 0 t Sample MSB MSB TEST : V X V R V i Falls V X < 0 V i > V R / und MSB =, C 4 bleibt mit V R verbunden. Falls V X > 0 V i < V R / und MSB = 0, C 4 wird mit Masse verbunden. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 5

53 Charge Redistribution SA-ADC Φ e V X SAR 8C C 4 4C C 3 C C C C C C 0 D o V R V i Φ Φ Φ Φ Φ V C V 6 C 3 R i V 6 C V V C V 4 C V V V 6 C 4 i R X X X R i Schaltungstechnik - Nur für den universitätsinternen Gebrauch 53

54 Charge Redistribution SA-ADC V X 0 t Sample 0 MSB 3 M S B - T E S T : V V V 4 X R i Falls V X < 0 V i > 3V R /4 und MSB- =, C 3 bleibt mit V R verbunden. Falls V X > 0 V i < 3V R /4 und MSB- = 0, C 3 wird mit Masse verbunden. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 54

55 Charge Redistribution SA-ADC V X t Sample 0 0 MSB LSB Endergebnis nach 4-Clock Zyklen. Normalerweise wird eine Halbe Clock-Periode für Ladungs-Umverteilung vorgesehen und die andere Hälfte der Clock-Periode für den Spannungsvergleich am Komparator und Logik-Operationen. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 55

56 Charge Redistribution SA-ADC Φ e V X SAR 8C C 4 4C C 3 C C C C C C 0 D o V R V i Φ Φ Φ Φ Φ Schaltungstechnik - Nur für den universitätsinternen Gebrauch 56

57 Beispiel für SAR-ADC IC Schaltungstechnik - Nur für den universitätsinternen Gebrauch 57

58 ADC-Architekturen Flash Nyquist-ADC Multi-step Integrating Ripple Through Pipeline SAR AAF SD-ADC Single-stage Multi-stage Multi-bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 58

59 -Schritt Architekturen. ADC grobe uantisierung MSBs. Stage-. ADC feine uantisierung LSBs. N. Höhere Auflösung Sub-Ranging ADC.. Verstärkung des Restsignals Residue-Amplification ADC. 3.. und. ADC arbeiten in derselben Clock-Periode Ripple Through ADC. 4.. und. ADC arbeiten in verschiedenen Clock-Perioden Pipelined ADC. Vorteile: Geringere Anzahl von Komparatoren im Vergleich zum Flash ADC. Entschärfte Anforderungen für den. uantisierer. Digitale Korrekturmaßnahmen können auch die Anforderungen an den. uantisierer vermindern. Nachteil: Langsamer als Flash. Stage- N N+N Schaltungstechnik - Nur für den universitätsinternen Gebrauch 59

60 MSB s Institut für Mikroelektronik -Schritt Architekturen Subranging ADC Vin S&H + - ADC ADC DAC Signal LSB s 0 MSB s Restsignal LSB s 0 Signal Code= 0 0 Schaltungstechnik - Nur für den universitätsinternen Gebrauch 60

61 -Schritt Architekturen Residue-Amplification ADC MSB s LSB s Vin S&H + - Amp ADC ADC DAC LSB s Signal MSB s 0 0 Signal Restsignal 0 0 Code= Schaltungstechnik - Nur für den universitätsinternen Gebrauch 6

62 Two-Step Ripple-Through with Residue-Amplification ADC TH ADC DAC ADC Critical Path N Digital Correction N N+N ADC, DAC, Subtrahierer, Verstärker und ADC arbeiten alle in derselben Clock-Phase. DAC Linearität kritisch. Digitale Korrekturmaßnahmen möglich. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 6

63 Two-Step Pipeline TH TH ADC DAC ADC N Digital Correction N N+N ADC arbeitet mit einer anderen Clock-Phase als der DAC, Subtrahierer, Verstärker und ADC DAC Linearität kritisch. Digitale Korrekturmaßnahmen möglich. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 63

64 CLK N-Step Pipeline V in,i S&H x k V in,i+ k-bit ADC k-bit DAC k Bits V in,0 Stage V in, Stage V in,m- Stage m CLK Time Alignment & Digital Error Correction D 0 D D N- Jede Stufe hat ein T&H am Eingang Durchsatz ist unabhängig von der Anzahl der Stufen. Aufeinanderfolgende Stufen arbeiten in alternierenden Clock-Phasen. Hohe Clock-Frequenzen notwendig. DAC Linearität und matching der Verstärkerstufen kritisch. Digitale Korrekturmaßnahmen möglich. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 64

65 ADC-Architekturen Flash Nyquist-ADC Multi-step Integrating Ripple Through Pipeline SAR AAF SD-ADC Single-stage Multi-stage Multi-bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 65

66 ADC-Architekturen Nyquist-ADC AAF SDADC AAF Signal Signal F s ~F Signal F s >>F Signal AAF SDADC Überabtastung vermindert die Anforderungen an das Anti-Aliasing Filter (AAF) Noise-shaping: vermindert die Anforderungen an die uantisierer-auflösung Signal Noise Ideal Noise-shaping SNR 0 MFs/ Schaltungstechnik - Nur für den universitätsinternen Gebrauch 66

67 ADC-Architekturen Nyquist-ADC M F s B / o AAF SDADC Signal Noise Signal Noise F s MF s 0 Fs/ 0 MFs/ Schaltungstechnik - Nur für den universitätsinternen Gebrauch 67

68 SD-ADC X(z) MFs H(z) ADC Y(z) H(z) DAC Y ( z ) STF ( z ). X ( z ) NTF ( z ). ( z ) Signal NTF ( z ). ( z ) MFs/ Schaltungstechnik - Nur für den universitätsinternen Gebrauch 68

69 H(z) MFs H(z) X(z) Y(z) uant. Noise, (z) ) ( ) ( ) ( ) ( ) ( ) ( 0 ) ( z H z H z H z X z Y z STF z ) ( ) ( ) ( ) ( ) ( 0 ) ( z H z H z z Y z NTF z X ) ( ). ( z z NTF Signal MFs/ SD-ADC Schaltungstechnik - Nur für den universitätsinternen Gebrauch 69

70 SD-ADC First-order Sigma-delta X(z) MFs z z Clock rate=mfs Fs=Bo + Y(z) D D +D -D D STF ( z ) z NTF ( z ) z D D 3 D ( f ) MF 3 s B B o o f j D D MFs in b a n d 0 NTF ( f ) MF s 3 df 0 e MF s 3 df D 3 D 9 M SNR max in band 3 9 M 9 M D 3 SNR log ( M ) 3. 4 max 9 db 3 R bit log ( M ) 0. 8 bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 70

71 SD-ADC Second-order Sigma-delta X(z) MFs z z z z + Y(z) +D -D nd-order STF ( z ) z NTF ( z ) z Signal st-order in band B o 0 NTF ( f ) MF s D 3 df MFs/ SNR max 5 M 4 5 SNR 5 log ( M max ). db 5 R bit log ( M ). 4 bit Schaltungstechnik - Nur für den universitätsinternen Gebrauch 7

72 SD-ADC 3rd-order Sigma-delta X(z) MFs z z z z + g H(z) /4 +D -D Y(z) z z + g H(z) +D -D 3 H ( z ) z and H ( z ) z 3 Y ( z ) X ( z ) z ( z ) z Schaltungstechnik - Nur für den universitätsinternen Gebrauch 7

73 ADC Kenngrößen IEEE Standard for Terminology and Test Methods for Analog-to-Digital Converters - IEEE Std Generic Parameters Static Performance Dynamic Performance Conversion Rate Sampling Rate Number of data bits Full-scale range Type & Architecture Technology Power supply Current Consumption Implementation Area... Absolute Accuracy Offset error Full-scale error Gain error Static Differential nonlinearity Static Integral nonlinearity Missing Codes -Monotonicity PSRR... SNR SINAD THD HD, HD3... SFDR -tone Intermodulation Bandwidth Sampling Uncertainty (jitter) Aperture delay Acquisition time Output propagation delay.. Schaltungstechnik - Nur für den universitätsinternen Gebrauch 73

74 ADC Kenngrößen Transfer Charakteristik Output Code Outpt Voltage (volt) Data Bits, N= LSB=V Input Voltage (volt) VT VT VT7 Full-scale Range = 8V Schaltungstechnik - Nur für den universitätsinternen Gebrauch 74

75 ADC Kenngrößen Transfer Charakteristik mit Offset-Fehler Data Bits, N=3 Output Code Outpt Voltage (volt) Input Voltage (volt) VT VT VT7 Full-scale Range = 8V Schaltungstechnik - Nur für den universitätsinternen Gebrauch 75

76 ADC Kenngrößen uantisierungsfehler Output Code Output Voltage Vin 3-bit ADC 3-bit DAC - uantisierungsfehler uantisation error Schaltungstechnik - Nur für den universitätsinternen Gebrauch 76

77 ADC Kenngrößen Differentielle Nichtlinearität DNL DNL=-0.5 LSB uantisation error Output Code DNL==0.5LSB VT VT DNL=-0.5 LSB Im Idealfall ist die Übertragungsfunktion eines ADC bzw. DAC konstant. Dies bedeutet, dass die Differenz der Schwellspannung zum nächsten Digitalwert gleich sind. Hieraus ergibt sich eine Treppenform, deren Stufen die gleiche Breite haben. Die Übertragungsfunktion eines reellen Umsetzers weicht jedoch von der theoretischen Form ab. Die Stufenbreiten sind nicht gleich. Der Betrag der Abweichung vom Sollwert U LSB entspricht der differenziellen Nichtlinearität. Erhöhtes uantisierungs- Rauschen DNL ( n ) V T n FS V N T n LSB Schaltungstechnik - Nur für den universitätsinternen Gebrauch 77

78 ADC Kenngrößen Integrale Nichtlinearität INL INL=-0.5 LSB Output Code INL==-LSB Outpt Voltage (volt) INL - Die integrale Nichtlinearität beschreibt die Abweichung der Übertragungsfunktion des Umsetzers von einer idealen geraden Linie. Die integrale Nichtlinearität wird durch die Messung der Abweichung von der Eingangsspannung zu der idealen Geraden ermittelt. Die integrale Nichtlinearität wird in LSBs angegeben. uantisation error Erhöhtes uantisierungs- Rauschen Schaltungstechnik - Nur für den universitätsinternen Gebrauch 78

79 ADC Kenngrößen Offset-, Full-scale- und Verstärkungs-Fehler Offset-Fehler ist die Abweichung vom ersten uantisierungsniveau zum idealen Niveau. V off V T T real ideal V V LSB Full-Scale Fehler ist die Abweichung vom letzten uantisierungsniveau zum idealen Niveau. V FS V T T 7 real 7 ideal V V LSB Verstärkungsfehler ist die Abweichung der Steigung der realen Transfercharakteristik zur idealen Transfercharakteristik. gain V V T 7 rea l T 7 id ea l V V T rea l T id ea l * 00 ( in %) Schaltungstechnik - Nur für den universitätsinternen Gebrauch 79

80 ADC Kenngrößen Schaltungstechnik - Nur für den universitätsinternen Gebrauch 80

81 ADC Kenngrößen A Harmonic Distortion HD A A Leistung bei der Fundamentalfrequenz. A Leistung der. Harmonischen. HD 3 A A 3 A Leistung bei der Fundamentalfrequenz. A3 Leistung der 3. Harmonischen. Total Harmonic Distortion THD THD K n A A n K: Anzahl der Harmonischen. Spurious-Free Dynamic Range SFDR Verhältnis des gewollten Tones zum höchsten Störton (ohne Harmonische). Signal-to-Noise Plus Harmonic Distortion Ratio Verhältnis der Leistung des gewollten Tones zur Summe der Rauschbeiträge- und Störtöne (inklusive Harmonische). Schaltungstechnik - Nur für den universitätsinternen Gebrauch 8

82 Danke für Ihre Aufmerksamkeit! Schaltungstechnik - Nur für den universitätsinternen Gebrauch 8