Digitaltechnik 1. Bücher

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2 Digitaltechnik Prof. Dr. Dietz Digitaltechnik Stoffübersicht:. Einleitung. Grundlagen der Digitaltechnik bis 5 ~ DT. Boolsche Algebra, Schaltalgebra 4. Schaltnetze 5. Schaltwerke 6. Rechnergestützten Entwurf von digitalen Schaltungen 7. Technische Realisierung von digitalen Schaltungen 6 bis 9 ~ DT 8. Zeitverhalten digitaler Schaltungen 9. Binärzahlenarithmetik Bücher Peter Pernards: H.M. Lipp: Digitaltechnik, Hüting Verlag Digitaltechnik II, Hüting Verlag Grundlagen der Digitaltechnik, Oldenburger Verlag Urbanski / Woitowitz: Digitaltechnik, Wissenschaftsverlag L. Borucki: Digitaltechnik, B.G. Tuebner Verlag Stuttgart.Einleitung Was ist Digitaltechnik? Anfänge ca. 95 Was ist Analogtechnik? Heute: digitale Steuerungstechnik digitale Reglungstechnik digitale Meßtechnik digitale Übertragungstechnik digitale Datenverarbeitung Bsp. aus der Meßtechnik: 5V bewegliches Gestänge Meßweg mm Wegsensor Signalleitung Uout Anzeige Bedeutung des Signals: V = mm 5V = mm V = 4 mm

3 Digitaltechnik Prof. Dr. Dietz Wertkontinuierliches Signal (analoges Signal) Jeder Wert zwischen und 5V ist zulässig und bedeutet einen anderen Meßwert. Einige Definitionen: Nachricht: Ist eine Information, die zwischen Komponenten übertragen wird. Sender Empfänger Daten: Signal: Zu verarbeitende Information. Elektrische Größe, die Träger der Information ist. Störungen, Rauschen Annahme: mv Rauschpegel mv = 4 ym Jeder Meßwert kann höchstens auf 4 ym genau sein. Die Signalleitung ist Träger von 5 verschiedenen Informationen. Anderer Ansatz: 5 verschiedene Informationen Information Meßwert Sollwert von Uout Toleranzintervall 4ym 5mV mv 4 8ym 5mV mv ,6 mm 4,95V 4,9 5V Wertdiskretes Signal (digitales Signal) Erhöhung der Genauigkeit durch Erhöhung der Anzahl der Signalleitungen Signalleitung Sensor (Sender) Anzeige (Empfänger) Signalleitung Jetzt sind 5 Informationen unterscheidbar.

4 Digitaltechnik Prof. Dr. Dietz Information Signal Signal Meßwert 5mV 5mV 8ym... 5mV 5mV 8ym 5 4,95V 5mV ,95V 5mV ,95V 4,95V,99mm mm In der Digitaltechnik werden mehrere wertdiskrete Signale zu einer Information zusammengefaßt, wobei den einzelnen Signalen eine unterschiedliche Wertigkeit zugeordnet ist. 7 7 digit = Ziffer, daher der Name Digitaltechnik Bei einem wertdiskretem Signal heiß der kleinste Abstand zwischen zwei zulässigen Werten, Quant. Def.: Ein wertdiskretes Signal mit nur zulässigen Werten heißt binäres Signal U Bsp: Spannungsbereich 5V Information :,5V ±,5V Information : V ±,5V Zurück zum Sensor Bsp.: V,5V H Pegel (High) L Pegel (Low) Forderung: 5 Werte unterscheidbar. Wie viele binäre Signale sind notwendig? Antwort: 9 Mit 9 binären Signalen lassen sich 9 =5 Informationen unterscheiden. Ein binäres Signal wird auch als BIT (binary digit) bezeichnet. 8 Bit werden Byte genannt. Mit einem Byte lassen sich 8 =56 Informationen unterscheiden. Vorteile von digitalen Systemen hohe Störsicherheit beliebig genaue Verarbeitung möglich speichern und übertragen ohne Genaugikeitsverlust geringe Anzahl von Grundschaltungen

5 Digitaltechnik Prof. Dr. Dietz 4. Grundlagen der Digitaltechnik. Dualzahlen Zahlensysteme Stellenwertsysteme sonstige Zahlensysteme (poyadische Systeme) Bsp.: römische Zahlen CD = 4 97,5 = *³+9*²+7* +* +* +5* 99 = CCCIC (57,5) = *8³+5*8²+7*8 +*8 +*8 +5*8 = (9,85) Verallgemeinerung: Z=(C... C... C ) = C *b +... C... C = Σ C * b zulässiger Wertebereich für die Ziffern c :... b Sonderfall: b= duales Zahlensystem, zulässige Ziffern:, Beispiele für gebräuchliche Zahlensysteme: Basis b Name Ziffernvorrat Bsp. Zahl Dualsystem, () Trialsystem,, () 8 Oktalsytem...7 (4) Dezimalsystem...9 (54) =54 6 Hexadezimalsyst....9,A...F (C) Umrechnung zwischen den Zahlensystemen Umrechnung im Dezimalsystem: Anwendung der oben stehenden Rechenvorschrift Bsp.: () = * 9 + *³+ *²= = 54 (C) = *6²+ *6 + *6 = = 54 Umrechnung von Dezimalsystemen in Systeme zur Basis b. Fortgesetzte Division durch b liefert die Ziffern als Divisionsrest (niedrigste Stelle zuerst).

6 Digitaltechnik Prof. Dr. Dietz 5 Bsp.: 54 soll als Dualzahl dargestellt werden (b=) 54: = 6 Rest 6: = Rest (54) = () : = 65 Rest 65: = Rest : = 6 Rest 6: = 8 Rest 8: = 4 Rest 4: = Rest : = Rest : = Rest Alternatives Verfahren für die Umrechnung ins er System 54 : 5 = Rest : 8 = ³ Rest 4 () 4 : 4 = ² Rest Weiteres Bsp. 4 sei als Dualzahl zu schreiben 4 : = 56 Rest : = 8 Rest 6 6 : = Rest () = *²+* +* = 5 5: = 5 Rest 5: = Rest : = Rest Umwandlung vom Dual ins Hexadezimalsystem: Bsp.: AB 6 = *6²+*6 +*6 (*³+*²+* +* )* 8 +(*³+*²+* +* ) 4 + (*³+*²+* ) = * +* +* 9 +* 8 +* 7 +* 6 +* 5 +* 4 +*³+*²+ * +* ()

7 Digitaltechnik Prof. Dr. Dietz 6 Eine Hexadezimalzahl läßt sich in eine Dualzahl umwandeln, indem jede Ziffer der Hexadezimalzahl in jeweils 4 Dualziffern umgewandelt wird. Eine Dualzahl wird in eine Hexadezimalzahl umgewandelt, indem jeweils 4 Dualziffern (evtl. von links Nullen auffüllen) in eine Hexadezimalziffer gewandelt werden. Bsp.: () =(5C) Umwandlung vom Dual ins Oktalsystem 8 : Jede Oktalziffer wird in jeweils Dualziffern umgewandelt. 8: Dualziffern (gegebenenfalls von links auffüllen) werden in eine Oktalziffer gewandelt. Bsp.: (76) 8 = () Einfache Dualzahlenarithmektik Addition: Bsp.: ()+() = = = 45 Rechenregel: Ziffernweise Addition: += += += += + Übertrag in nächste Stelle (Gültig für letzte Stelle) Ziffer Ziffer Ziffer Ergebnis Übertr.

8 Digitaltechnik Prof. Dr. Dietz 7 Multiplikation von Dualzahlen: 7* 5 Prinzip: Zurückführung auf 7 Addition 57 * * = 484 Sonderfall: Multiplikation mit einer Zweierpotenz ( n ) () + () = () Multiplikation mit n : n Nullen werden angehängt ( Komma nach rechts versch.) Division durch n : Komma wird um n Stellen nach links verschoben. (,) : () = (,). Binäre Codes Def.: Eine endliche Menge von Zeichen wird Zeichenvorrat oder Alphabet genannt. Bsp.: Lateinisches Alphabet mit 6 Buchstaben alphanumerischer Zeichenvorrat (enthält Buchstaben, Ziffern, Sonderzeichen) Dualziffern: Zeichenvorrat mit Zeichen ( und ) Def.: Ein geordnetes n Tupel von Zeichen wird Zeichenkette, Wort, oder String genannt. Bsp.: lateinisches Alphabet: DIGITAL; ELT LET alphanumerischer Zeichenvorrat: Z Def.: nach DIN 44: Ein Code ist eine Vorschrift, für die eindeutige Zuordnung der Zeichen eines Zeichenvorrats zu Wörtern aus einem zweiten Zeichenvorrat. Zeichenvorrat = Abbildung Urmenge Bildmenge

9 Digitaltechnik Prof. Dr. Dietz 8 Die Abbildung ist eindeutig, aber nicht umkehrbar eindeutig. (damit aber zulässig als Codierung). Extremfall: Bildmenge besteht nur aus Zeichen Konsequenz: Es werden unter Umständen sehr lange Codewörter benötigt Umgekehrtes Beispiel: Chinesische Schriftzeichen: sehr großer Zeichenvorrat Sehr kurze Worte (in der Regel Zeichen) Einteilung der binären Codes Codes beliebiger Längen Codes gleicher Länge (Blockcodes) alphanumerische Codes C) numerische Codes Wortcodes Zifferncodes A) B) Bsp. für Codes beliebiger Länge: Morsealphabet a b c d e numerischer Code: Urmenge sind Zahlen Zifferncodes Kodierungsvorschrift wird für jede Ziffer getrennt angewandt A) Wortcodes...5 sollen binär kodiert werden: Zahl Dualcode

10 Digitaltechnik Prof. Dr. Dietz Gesucht: Code mit der Eigenschaft, dass sich zwischen zwei aufeinander Folgenden Codewörtern genau eine Stelle ändert (einschrittiger Code) Graycode: ist ein einschrittiger Code 4 stelliger Graycode für Zahlen bis 5 Zahl Graycode

11 Digitaltechnik Prof. Dr. Dietz B) Zifferncodes BCD Code: binary coded digid bewertbare Codes Es gibt auch nicht bewertbare BCD Codes: Bsp.: Stiebitz Code Ziffer 84 Code 4 Code = Pseudotetradem = = 4 = 5 = 6 = 7 Ziffer Stiebitz Code 5 ok ok ok 4 ok 5 ok 6 ok 7 ok 8 ok 9 Pseudotetradem Code ist nicht bewertbar Bsp.: 5 stelliger BCD Code: Pseudo Pentadem stelliger BCD Code: gleichgewichtiger ( aus ) Code Ziffer ( aus Code) Code ist bewertbar

12 Digitaltechnik Prof. Dr. Dietz C) Alphanumerische Codes = Codes für Buchstaben, Ziffern, und Sonderzeichen 6 Bit Code für 64 Zeichen BCD Universal 6 Bit Code für 64 Zeichen BCD Universal EBCDI Code (8 stellig): Extended BCD Interchange Code ASCII Code (8 stellig): American Standard Code for Information Interchange (genormt 7 stellig). Digitalte Schaltkreise A) Schaltkreise mit einem Eingangssignal: Uout Analog: Ucc V Um V Uout V = Verstärkungsfaktor V Um Digital: UH Uout UL Uin Verhalten des digitalen Schaltkreises kann durch sogenannte Pegeltabelle charakterisiert werden. Inverter (Schaltsymbol) U in U out L H H L Andere Möglichkeit: U in U out L L H H neue dt. Norm DIN 49 UH UL Uout alte dt. Norm amerikanische Norm Treiber, Puffer (Buffer) UL UH Uin

13 Digitaltechnik Prof. Dr. Dietz B) Schaltkreise mit zwei Eingangssignalen Beispiel aus der Analogtechnik: OP = Operationsverstärker U+ U + Uout Digitaltechnik: Verknüpfungsglieder = Gatter Pegeltabelle ) UND Gatter (AND) U U U out L L L L H L H L L H H L & ) ) 4) U U U out L L L L H H H L H H H H U U U out L L L L H H H L H H H L U U U out L L H L H L H L L H H H ODER Gatter (OR) > Antivalenz Gatter (Exclusiv ODER) XOR = Äquivalenz Gatter (XNOR) =

14 Digitaltechnik Prof. Dr. Dietz C) Schaltkreise mit mehr als zwei Eingangsvariablen UND Gatter U U n & U out Verbale Beschreibung der Funktion: U out = H genau dann, wenn alle Eingänge U bis U n auf H liegen. Ansonsten ist U out = L. L Pegel am Eingang setzt sich durch. ODER Gatter U U n > U out Verbale Beschreibung der Funktion: U out = L genau dann, wenn alle Eingänge U bis U n auf L liegen. Ansonsten ist U out = H. H Pegel am Eingang setzt sich durch.

15 Digitaltechnik Prof. Dr. Dietz 4. Boolsche Algebra und Schaltalgebra. Boolsche Algebra Bool 847 Def.: Verknüpfungsgeblilde Menge (Grundmenge) und darauf definierte einstellige und zweistellige Verknüpfung Boolsche Algebra ist definiert auf Verknüpfungsgebilde mit endlicher Grundmenge, auf der zweistellige und einstellige Operationen definiert sind. Wenn auf einem solchen Verknüpfungsgebilde die sogenannte Huntinton schen Axiome erfüllt sind, spricht man von einer Boolschen Algebra. Bsp.: Grundmenge M = {;} Verknüpfungen,, gemäß folgender Verknüpfungstabellen Variablen a, b, c M (könne nur oder annehmen) Huntington sche Axiome: H: Abgeschlossenheit a b M a b M H: Kommutativgesetz a b = b a a b = b a H: Distributivgesetz a (b c) = (a b) (a c) a (b c) = (a b) (a c) H4: Neutrales Element a = a a = a H5: Komplementäres Element a _ a = a _ a =

16 Digitaltechnik Prof. Dr. Dietz 5 Dualitätsprinzip: linke Seite = rechte Seite bei Vertauschung des Verknüpfungszeichens und Austausch von und. Schaltalgebra / Kontaktalgebra leitende Verbindung offene Verbindung Schließer Öffner x Schaltvariable Serienschaltung von Schaltern: x x Seriensch. Parallelschaltung von Schaltern: x x Parallelsch. Änderung der Betätigung: Änderung x

17 Digitaltechnik Prof. Dr. Dietz 6 Es gelten folgende Entsprechungen: Serienschatlung: Parallelschaltung: Änderung der Betätigung: Bsp.: Distributivgesetz a b c a (b c) a b (a b) (a c) c Anwendung der Boolschen Algebra auf digitale Schaltkreise Elemente der Konakt positive negative Grundmenge algebra Logik Logik offene Verb L H geschl. Verb H L wird realisiert durch UND Gatter wird realisiert durch ODER Gatter wird realisiert durch Inverter z.bsp. Distributivgesetz a (b c) = (a b) (a c) & a b & > = c & >

18 Digitaltechnik Prof. Dr. Dietz 7. Rechenregeln der Schaltalgebra zunächst: Namen und Schreibweisen für Verknüpfungen: : UND Verknüpfung, Konjunktion : ODER Verknüpfung, Disjunktion : Negation a b, a & b, a * b, a b a b, a + b _ a Regeln für und : Regeln für eine Schaltalgebra _ = = a = a a * = a = * = a = a * = = * = a a = a a * a = a = * = a a _ = a * a _ = Regeln für mehrere Schaltvariablen: Assoziativgesetz: (a b) c = a (b c) (a * b) * c = a * (b * c) a b c = a * b * c Absorptionsgesetze: a (a * b) = a De Morgansche Regeln: a b = _ a * _ b a * (a b) = a a * b = _ a _ b Beweis des Apsorptionsgesetzes a (a * b) = a a b a * b a (a * b) a ( a * b) = a * a * b a = a * = a * a b x(y z) = x * y x * z = a ( b) b = = a * = a

19 Digitaltechnik Prof. Dr. Dietz 8 b = _ a a ist komplementär zu b a * b = a * _ a = a b = a _ a =.4 Schaltfunktionen Def.: Eine Schaltfunktion (SF) ist definiert durch einen schaltalgebraischen Ausdruck, der eine oder mehr Schaltvariablen enthält. Bsp.: f(x, x, x ) = ( x _ x ) * x _ Belegung: Eine SF mit n Eingangsvariablen hat n Funktionswerte. Die n Möglichkeiten, die Eingangsvariablen annehmen können, Belegungen der Eingangsvariablen genannt. Jeder Eingangsbelegung wird durch die SF ein Funktionswert zugeordnet. f(x, x, x ) = ( x _ x ) * x _ Belegung Zwischenrechnung Funktionswert x x x _ x _ x x _ x f(x, x, x ) Funktion einer Schaltvariablen x x f f f f Anzahl der Eingangsvariablen f Funktionswerte beginned, von der Nullbelegung als Dezimalzahl zusammengefasst Einsfunktion Negation Identität Nullfunktion

20 Digitaltechnik Prof. Dr. Dietz 9 Verallgemeinerung: n Eingangsvariablen n Eingangsbelegungen ( ) n Schaltfunktionen x x _ = x x x x Beweis: _ x x x x x x x _ x _ x _ x x x _ x x _ x x = x x & & > Funktion mehrerer Schaltvariablen: Konjunktion: x n * x n...* x SF ist, wenn alle x i =, ansonsten Disjunktion: x n x n... x SF ist =, wenn alle x i =, ansonsten Resümee: Eine SF kann durch eine Wahrheitstabelle oder durch einen Schaltalgebraischen Ausdruck beschrieben werden. ( ) Satz: Es gibt n SF mit n Schaltvariablen Def.: Eine Eingangsbelegung, bei der die SF den Wert () annimmt, heißt Einsstelle (Nullstelle) der SF. Schreibweise: Jede Eingangsbelegung läßt sich durch eine Belegungsnummer charakterisieren, die sich durch dezimale Interpretation der Eingangsbelegung ergibt (Reihenfolge, der Eingangsvariablen sind festgelegt). f(x, x, x ) B : x =, x =, x = B 4 : x =, x =, x = B 7 : x =, x =, x =

21 Digitaltechnik Prof. Dr. Dietz Bsp.: Funktion, gegeben durch Wahrheitstabelle x x x f(x, x, x ) Belegungs Nr Zwei Nullstellen: () B Sechs Einsstellen: B, B, B, B 4, B 5, B 6, B 7 Bsp.: Funktion, gegeben durch Schaltalgebraischen Ausdruck a) f(x, x, x ) = x _ * x * x _ Eine Einsstelle: (): B Nullstellen: B, B, B, B 4, B 5, B 6, B b) f(x, x, x ) = x x x Eine Nullstelle: (): B Einsstellen: B, B, B, B 4, B 5, B 6, B 7 _ c) f(x, x, x ) = x _ * x Einsstellen () B () B 6 Nullstellen: B, B, B 4, B 5, B 6, B 7 Bsp.: Gegeben Schaltalgebraischer Ausdruck, gesucht Wahrheitstabelle f(x, x, x ) = x x g(x, x, x ) = (x x x x x x _ x _ x x x ) (x x ) x x f x x _ x x g

22 Digitaltechnik Prof. Dr. Dietz g = (x x _ ) (x x ) = (x x _ ) x (x x _ ) x = x x x _ x x x x _ x a * a _ = = x x x x x x _ b = b = x x x x x _ x a * = a = x x x _ x x x (x x _ ) b b _ = = x x x _ x x x x x x x a a b = a = x x x _ x = f f = x x x _ x = (x x x _ ) (x x x ) a (b c) = (a b) (a c) = (x x _ ) (x x _ ) (x x ) (x x ) = (x x _ ) * * (x x ) (x x ) = (x x _ ) (x x ) (x x ) = (x x _ ) (x x ) (x x ) (x x _ ) = (x x _ ) (x x ) ( x x x ) (x x x ) a * (a b) = a = (x x _ ) (x x ) = g x x & x x & > f & g & > x x

23 Digitaltechnik Prof. Dr. Dietz 4. Schaltnetze 4. Begriffe Def.: Ein Schaltnetz (SN) ist eine Digitalschaltung, in der es für jede mögliche Kombination von digitalen Signalen an den Eingängen eine und nur eine Kombination von digitalen Signalen an den Ausgängen gibt. SN unmittelbare Abbildung der Eingänge auf die Ausgänge. Kombinatorische Logik Analyse von Schaltnetzen > h h h4 h & h > y = h 4 = h h = h h * c = a b a * c = ( a b) * ( a * c) = ( a b) * ( a c) = a * a ab ab bc = a ab ac bc = a bc

24 Digitaltechnik Prof. Dr. Dietz y = a bc c b a a bc y Analyse SN: SN schaltalgebraischer Ausdruck Wahrheitstabelle Synthese: Wahrheitstabelle Schaltalgebraischer Ausdruck SN 4. Mintherme und Maxtherme Bsp: f(x, x, x ): x x x x x x x x B 5 B 6 Bsp: f(x, x, x ): ( x x x x ) *( x x x x ) B B 9 Def.: Gegeben sei eine SF mit n Eingangsvariablen. Eine Konjunktion, in der alle Variablen genau einmal (bejaht oder negiert) vorkommen, heißt Vollkonjunktion oder Minterm. Eine Disjunktion, in der alle Variablen genau einmal (bejaht oder negiert) vorkommen, heißt Volldisjunktion oder Maxterm. Satz: Eine SF, die durch einen einzigen Minterm (Maxterm) beschrieben wird, besitzt genau eine Einsstelle (Nullstelle). Bezeichnung: Minterm: m i i = Belegungsnummer der Einsstelle Maxterm: M i i = Belegungsnummer der Nullstelle Es gilt m i = Mi Bsp: 4 SV x 4, x, x, x, x m =? m = x 4 x x x m =? m = x x x 4 x M =? M = x x 4 x x M 8 =? M 8 = x x 4 x x

25 Digitaltechnik Prof. Dr. Dietz 4 4 SV x 4, x, x, x x x 4 x weder Min noch Maxtherm 4. Disjunktive und konjunktive Normalform einer Schaltfunktion Abkürzungen: DNF, KNF c b a f f a f b f c f c f = f a f b f c f d f a = m = c b a f b = m = c b a f = f(c,b,a)= f c = m 4 = c b a m m m m 4 f d = m 7 = c b a = c b a c b a c b a c b a DNF c b a f f a f b f c f c f = f A * f B * f C * f D f A = M = c b a f B = M = c b a f C = M 5 = c b a f D = M 6 = c b a = (c b a) * (c b a ) * (c b a ) * (c b a) KNF Satz: (Hauptsatz der Schaltalgebra): Eine SF mit n Variablen x n...x läßt sich auf die folgenden beiden Arten Darstellen: ) f(x n...x ) = m i *f(b i ) n i = ) f(x n...x ) = & n i = M i f(b i ) DNF KNF

26 Digitaltechnik Prof. Dr. Dietz 5 DNF: f(c,b,a) = m f(b ) m f(b ) m f(b ) m f(b ) m 4 f(b 4 ) m 5 f(b 5 ) m 6 f(b 6 ) m 7 f(b 7 ) = m m m m 4 KNF: f(c,b,a) = [M f(b )] * [M f(b )] * [M f(b )] * [M f(b )] * [M 4 f(b 4 )] * [M 5 f(b 5 )] * [M 6 f(b 6 )] *[M 7 f(b 7 )] = M * M * M 5 * M 6 Weiteres Bsp.: x x x f g h DNF f(x, x, x ) = x x x x x x x x x x x x KNF f(x, x, x ) = (x x x ) ( x x x ) ( x x x ) ( x x x ) DNF g(x, x, x ) = x x x x x x KNF h(x, x, x ) = (x x x ) ( x x x ) Entwicklungssatz Bsp.: f(x, x, x ) = (x x ) x gesucht sei DNF

27 Digitaltechnik Prof. Dr. Dietz 6 x x x (x x ) f f(x, x, x ) = x x x x x x x x x x x x Def.: Geben sei eine Sf mit n Variablen x n...x. Wird einer Eingangsvariable x i der Wert oder fest zugeordnet, so entsteht eine sogenannte Restfunktion, die nur noch von n Variablen abhängt. Schreibweise für die Restunktionen: f ( x,... x, x,... ) Bsp.: f(x, x, x ) = x x x x f = x x = x xi = xi = f = x x = x f xi = n i + i x xi = ( xn,... x i +, xi,... x ) Satz: Gegeben sei eine SF f(x n...x i...x ). Diese läßt sich auf Arten nach der Variablen x i entwickeln. ) f(x n...x i...x ) = x i xi ) f(x n...x i...x ) = (x i f f = x f i xi = xi = ) * ( x i xi = f ) f(x, x, x ) = (x x ) x = x * [( x ) x ] x *[( x ) x ] = x [x *( ) x ] x [( ) x ] x [x ( ) x ] x [( ) x ] = x x [( ) x ] x x [( ) x ] ( ) x x x [( ) x ] = x x ( x ) x x ( x ) x x ( x ) x x ( x ) = x x [x ( x ) x ( )] x x [x ( ) x ( )] = x x [x ( x ) x ( )] x x [x ( ) x ( )] x x [x ( ) x ( )] x x [x ( ) x ( )] = x, x, x x x x x x x x x x

28 Digitaltechnik Prof. Dr. Dietz Primblöcke und Primterme Bsp.: f(x 4,x, x, x ) = x x 4 x x x x 4 x x x 4 x x = ( x x 4 x ) ( x x ) = x x 4 x Def.: Gegeben sei eine SF mit n Variablen. Eine Konjunktion (Disjunktion) von m Variablen (<m<n), bei der jede Variable genau einmal vorkommt, heißt Produktterm (Summenterm) Bsp.: f(x 4,x, x, x ) x 4 x x x Einsstelle () x 4 x x Einsstelle () () x Einsstelle () x 4 () () () () Def.: Eine Kombination der Eingangsvariablen, bei der jeder Variable eine, oder eine Freistelle (don t care ) zugewiesen ist, heißt Belegungsblock. Die einzelnen Belegungen eines Belegungsblocks erhöht man, wenn man die Freistellen mit allen Kombinationen der Werte und ersetzt. Bsp.: (,,,) (,,,) (,,,) (,,,) ( ) ( ) ( ) ( ) Satz: Ein Belegungsblock mit k Freistellen umfaßt k Einzelbelegungen. Satz: Ein Produktterm (Summenterm), bei dem k Variablen fehlen, beschreibt k Einsstellen (Nullstellen). Diese liegen in einem Belegungsblock.

29 Digitaltechnik Prof. Dr. Dietz 8 Bsp.: f(x 4...x ) Summenterm: x 4 x x : (,,,) ( ) = B 5 Summenterm: x 4 x : (,,,) ( ) = B 7 B,B,B 5,B 7 Produktterm: x x : (,,,) B 4,B 6,B,B 4 Wahrheitstabelle: x 4 x x x f B 4 B 6 B B 4 Das Diagramm nach Karnaugh Veith (KV Diagramm) Variable x : x Variablen x, x : x x

30 Digitaltechnik Prof. Dr. Dietz 9 Variablen x, x, x : x 5 4 x 7 x 6 4 Variablen x 4, x, x, x : 5 4 x x x x x 4x 4 x x f(c, b, a) = a b a c b c = a b b c a 5 4 b 7 c 6 Aufgabe, die mit Hilfe des KV Diagrammes gelößt werden soll. Suche maximal große Einsblöcke und den zugehörigen Produkterm. Suche maximal große Nullblöcke und den zugehörigen Summenterm.

31 Digitaltechnik Prof. Dr. Dietz Def.: Gegeben sei eine SF f(x n...x ). Ein Belegungsblock, der nur Einsstellen (Nullstellen) von f umfaßt, heißt Einsblock (Nullblock). Der zugehörige Produktterm (Summenterm) heißt Implikant (Implikat) von f. Def.: Gegeben sei eine SF f(x n...x ). Ein Einsblock (Nullblock), der selbst in keinem anderen Einsblock (Nullblock) mehr enthalten ist, heißt Primeinsblock (Primnullblock) von f. Der zugehörige Implikant (Implikat) wird Primimplikant (Primimplikat) genannt. Bsp.: x 4 x x x f a) KV Diagramm b) Primeinsblöcke c) Primimplikanten a) x 8 9 x x 4 6 4x 4 b) 4 Primeinsblöcke c) x x x x 4 x x x x 4 x x x

32 Digitaltechnik Prof. Dr. Dietz Bsp.: x 8 9 x x 4 a b d a d c a d c b a x a) Primeinsblöcke Bsp.: b Bsp.: b 8 9 a a c d d d b d c b b a c b a d a d c a c a d c b c b b a 8 9 c f = (c a) (d c b) (c b ) (b a) = (c a) (c b ) (d c ) (d c b) (b a) = (c a b ) (d b d a c b c a b b a) = (c b a) (b d a c a) = c b d c a d b a c b a = c b d c a d b a c b a

33 Digitaltechnik Prof. Dr. Dietz 4.5 Unvollständige Schaltfunktionen Bsp: Gesucht sei ein SN, das entscheidet, ob eine im BCD Code kodierte Ziffer > 7 ist. d c b a SN y Wahrheitstabelle: d c b a y Def.: Eine unvollständige SF ist eine SF, deren Definitionsmenge nicht alle möglichen Eingangsbelegungen umfasst. Die Belegungen, für die kein Funktionswert definiert ist, heißen Redundanzen, Freistellen oder don t care Belegungen. a 5 4 Gesucht: möglichst einfache disjunktive Form b d d c b a y = d c b a 8 9 c

34 Digitaltechnik Prof. Dr. Dietz Satz: Eine unvollständige SF mit r Freistellen, besitzt r Vervollständigungen Bei der Realisierung kann jede dieser Vervollständigungen ausgewählt werden. Dieser Freiheitsgrad wird ausgenutzt, um möglichst große Einsblöcke (Nullblöcke) zu finden. Def: Gegeben sei eine unvollständige SF f(x n...x ). Ein Produktterm (Summenterm) heißt Implikant (Implikat) von f, wenn der zugehörige Belegungsblock nur Einsstellen (Nullstellen) oder Redundanzen von f umfasst. Sind die Blöcke maximal groß, so heißen sie Primeinsblöcke (Primblöcke), die zugehörigen Produktterme (Summenterme) heißen dann Primimplikanten (Primimplikate). Bsp.: c b a f Primimplikanten: b a f = b c a Primimplikate: 5 7 c 4 6 b c a a b 5 7 c 4 6 d c b f = a (c b )

35 Digitaltechnik Prof. Dr. Dietz Verfahren zur Bestimmung von Primimplikanten und Primimplikaten Symmetrieverfahen im KV Diagramm. (Heuristische Verfahren, d.h. ein strenger Algorithmus, Erfahrung des Anwenders erforderlich) a a b x c 8 9 e x 5 d Nachbarn von 7:,5,6,5, Nachbarn von 5: 7,9,4,9,7 4 er Block, mögliche 4er Blöcke:,,,9,,,,7,,5,,9,7 4er Block,4,8, Ergänzung zum 8er Block:,8,6,4,,6,4,5,9, Bsp.: Gegeben sei SF f(e,d,c,b,a) Einsstellen: E={,,,8,9,,4,5,6,7,9,4,5,7,} Redundanzen: R={ } a a b c 8 9 e d A: c b B: e c a C: d c a D: e d c a E: e d b a F: e d c b G: d c b a H: e d b a

36 Digitaltechnik Prof. Dr. Dietz 5 Tips für das Symmetrieverfahren im KV Diagramm: Ein Block umfaßt stets n Felder. Redundanzen dürfen in die Blöcke aufgenommen werden. Eine Einsstelle (Nullstelle) kann in mehreren Blöcken enthalten sein. Selbst wenn alle Einsstellen (Nullstellen) durch Blöcke abgedeckt sind, kann es noch weitere maximal große Blöcke geben Verfahren nach Quine Mc Clustky (algorithmische Verfahren) Idee: Überprüfen, ob sich Blöcke zusammenfassen lassen. ( ) ( ) ( ) ( ) ( ) ( ) ( ) ( ) Nein ( ) ( ) ( ) ( ) ( ) ( ) ( ) Satz: Zwei Belegungsblöcke der Länge n lassen sich zusammenfassen, wenn sie an n Stellen übereinstimmen und an der nten Stelle der erste Block eine, der zweite Block eine aufweist. Der zusammengefaßte Block besitzt dann an dieser Stelle eine Redundanz (). Zwei zusammenfaßbare Blöcke unterscheiden sich in der Anzahl der Einsen um. Die Anzahl der Einsen wird als Gewicht eines Blockes genannt. Bsp.: Gegeben f(d,c,b,a) E={,5,6,7,9,5} R={8,4} Gesucht: alle PI i Block G

37 Digitaltechnik Prof. Dr. Dietz 6 () i Block i Block,5 (A),9 (B) 8,9 (C) 5,7 (D) 6,7 6,4 7,5 4,5 i Block 6,7,4,5 (E) A: d b a B: d c a C: d c b D: d c a E: c b Verfahren nach Quine Mc Clusky: () Liste der Einsblöcke erstellen und Gewicht berechnen () Startliste Liste aus () nach steigendem Gewicht sortieren. Alle Blöcke vom Gewicht G mit allen Blöcken vom Gewicht G+ auf zusammenfaßbarkeit überprüfen. Dabei entstehende größere Blöcke in neue Liste eintragen. Blöcke, die zusammenfassbar waren, werden abgehakt (Haken rechts). Neue Liste ist automatisch nach Gewicht sortiert. Ist die alte Liste abgearbeitet, werden die Vergleiche in der neuen Liste durchgeführt. () Verfahren beendet, wenn keine neue Liste entsteht. (4) Die nicht abgehakten Blöcke aller Listen sind die gesuchten, maximal großen Blöcke. (5) Zu jedem Einsblock PI angegeben, bzw. zu jedem Nullblock Primimplikate (PA) angegeben. Blöcke, die nur Redundanzen enthalten entfallen Verfahren nach Nelson Idee: Eine beliebige konjunktive Form einer SF wird aufgestellt, und durch Anwenden von Distributiv und Absorptionsgesetz umgeformt in eine disjunktive Form. Satz: Diese disjunktive Form a) nur Primimplikanten b) alle Primimplikanten

38 Digitaltechnik Prof. Dr. Dietz 7 Umgekehrt: Ausgehend von einer beliebigen disjunktiven Form, erhält man durch Umformen mittels Distributiv und Absorptionsgesetz eine konjunktive Form, die nur Primimplikate und alle Primimplikate enthält. a 5 4 b d Gesucht: alle PI c Ausgangspunkt: f = (c a) (c b ) (d c b) (d c b a) = (c cb a c b a) ( d c d b d a dc c c b c a d b c b b b a = (c b a) (d a c b) = (d c a c b d b a c b a ) = d c a c b d b a c b a a b d c b d c a d b a c b a Gesucht: alle PA c Ausgangspunkt: beliebige disjunktive Form f = c b {(d d) (d c ) (d b ) (d a) (d b ) (c b ) b (b a) (d a) (c a) (b a)a} = c b (d c ) b a = (c d c ) (c b ) (c a) (d c b) (b b ) (b a) = (c b ) (c a) (b a) (d c b)

39 Digitaltechnik Prof. Dr. Dietz 8 Nelsonverfahren bei unvollständigen SF: Bsp.: a 5 4 b d c Gesucht alle PI Ausgangspunkt ist eine konjunkive Form (disjunktive Form), die die Freistellen nicht enthält. Im Ergebnis sind dann die Freistellen enthalten (subraktives Verfahren). Ausgangspunkt: f = (d c b) (c b ) (d b a) = (c b ) (d c b) (d b a) = (c b ) ( d b d a d c c b c a d b b b a) = (c b ) (d a d c c a b) = d c a c b d b a d b c c b a = d c a c b d b a d b c c b a b a d c b d c a d b a c b a d c b c Nelson Verfahren zur Berechnung aller PI (PA) () Ausgangspunkt: Beliebige konjunktive (disjunktive) Form, welche die Freistllen nicht enthält. () Anwenden des Distributiv und Absorptionsgesetzes. () Die entstandene disjunktive (konjunktive) Form enthält alle PI (PA) (4) Blöcke, die nur Freistellen enthalten, können gestrichen werden.

40 Digitaltechnik Prof. Dr. Dietz Disjunktive und Konjunktiveminimalform Abkürzungen: DMF, KMF Bestimmung der DMF (KMF) ) Bestimmung aller PI (PA) ) Geeignete Auswahl einer Teilmenge Bsp.: a d b = p b c d c b = p d ca = p dc a = p 4 d b a = p 5 d c a = p 6 c b a = p 7 b a = p 8 ) Minimale Auswahl von PI, so daß alle Einsstellen der Funktion erfaßt (überdeckt) sind. Gesucht ist eine minimale Überdeckung der Einsstellen von f. Tabellarische Information, welcher PI welche Einsstelle überdeckt, heißt Überdeckungstabelle. PI p x x p x x p x x p 4 p 5 x x p 6 x x p 7 x x x Kern Primimplikanten: Spalten mit nur einer Markierung kennzeichnen die sogenannten Kernprimimplikanten. Diese müssen in die gesuchte Überdeckung aufgenommen werden. p 8

41 Digitaltechnik Prof. Dr. Dietz 4 Reduzierte Überdeckungstabelle: Steichen der Kern PI und alle Spalten, die bereits durch Kern PI abgedeckt werden. reduzierte Überdeckungstabelle: PI 4 4 p x x p x x p x x p 5 x x p 6 x x p 7 x x p, p, p, p 5 p, p, p 5 : reduzierte Überdeckung: Das weglassen eines PI, führt dazu, daß keine Überdeckung mehr vorliegt. Berechnung aller irrelevanten Überdeckungen mit dem Petrich Verfahren: = (P 5 P 6 ) (P P 6 ) (P 5 P 7 ) (P P ) (P P 7 ) (P P ) = = (P 6 P P 5 ) (P 7 P P 5 ) (P P P ) = (P 6 P 7 P P 5 P 6 P P 5 P 7 P P P 5 ) (P P P ) = P P 6 P 7 P P P 5 P 6 P P P 5 P 7 P P P P 5 P P P 6 P 7 P P P 5 P 6 P P P 5 = P P 6 P 7 P P P 5 P 6 P P P 5 P 7 P P P 5 P 6 P P P 5 irredundante Überdeckung (inkl. Kern PIs) Ü = P P 4 P 6 P 7 Ü = P P P 4 P 5 P 6 Ü = P P P 4 P 5 P 7 Ü 4 = P P P 4 P 5 P 6 Ü 5 = P P P 4 P 5 Ü : & & & > Kostenoptimierungsproblem Vorschlag: Zahl der Eingänge in Eingangsstufe, plus Zahl der Eingänge in der Ausgangsstufe. &

42 Digitaltechnik Prof. Dr. Dietz 4 (red. Überd.) Kosten Ü 5 = +4 Ü 9 = 4+5 Ü 8 = +5 Ü 4 9 = 4+5 Ü 5 5 = +4 Bezüglich obriger Kostenfunktion existieren DMF s: f = d b d c a d c a c b a f = c b d c a d c a d b a 4.8 Häufig benutzte Schaltnetze 4.8. Multiplexer und Demultiplexer Multiplexer (MUX): d MUX d d y 4 : MUX d s s y = s s d s s d s s d s s d Symbol: MUX } G 7

43 Digitaltechnik Prof. Dr. Dietz 4 Demultiplexer: DX y d y y y s s y = d s s y = d s s y = d s s y = d s s Symbol: DX } G Multiplexer Schaltnetze : MUX b a b a b = a ( b) a ( b) = a b a a

44 Digitaltechnik Prof. Dr. Dietz 4 b a b a b = a ( b) a ( b) = a a b a c a b c a b c = a ( b c) a ( b c) = a [b ( c) b ( c)] a [b ( c) b ( c)] = a b ( c) a b ( c) a b ( c) a b ( c) = a b a b a b a b c a b Dekoder: '' DX } G Rechenschaltungen a b s Halbaddierer a b SN s c

45 Digitaltechnik Prof. Dr. Dietz 44 a b s c S = a b C = a b a = b S & C Σ Co C o : carry out Volladdierer notwendig für jede weitere Stelle a n b n c n SN S n c n+ S n : b n a n 5 7 c n 4 6 a n b n c n S n c n+ c n+ : b n a n cn

46 Digitaltechnik Prof. Dr. Dietz 45 S n = (a n b n ) c n c n+ = a n b n c n (a n b n ) a n b n = a n b n = S n & a n b n & c n > c n+ Symbol: Σ c I : carry in C I C o Addierer mit Serienübertrag (ripple carry adder) Einfache Strucktur, wenig Aufwand, aber nicht geschwindigkeitsoptimal b S S a b S a b S S 4 a a b Σ Σ Σ Σ CI Co CI Co CI Co CI Co Addierer mit Parallelübertrag: Mehr Schaltaufwand, aber schneller Σ Σ Σ Σ C I CG CP C I CG CP C I CG CP C I CG CP CI carrylookahead Generator Co

47 Digitaltechnik Prof. Dr. Dietz 46 Bedeutung von CP und CG CG: zeigt an, ob in einer Stelle n ein carry neu entsteht. CG n = a n c n CP: zeigt an, ob in einer Stelle n ein carry weitergeleitet wird. (Gegenteil wäre, carry wird verschluckt) cp n = a n b n CI = CG CI CP CI = CG CG CP CI CP CP CI = CG CG CP CG CP CP CI CP CP CP C = CG CG CP CG CP CP CG CP CP CP CI CP CP CP CP 4.9 Schaltnetztransformationen DMF, DNF: stufige UND ODER Form a b c & d e & > y f g & a b c de f g = abc de fg = abc de fg a b c & d e & & y f g &

48 Digitaltechnik Prof. Dr. Dietz 47 Transformationsregel : Ein stufiges Schaltnetz mit UND Gattern in der Eingansstufe und einem ODER Gatter in der Ausgangsstufe, ist äquivalent zu einem SN, das in beiden Stufen NAND Gatter enthält. Transformationsregel : Ein stufiges ODER UND Schaltnetz ist äquivalent zu einem stufigem NOR NOR Schaltnetz.

49 Digitaltechnik Prof. Dr. Dietz Schaltwerke 5. Sequentielle Logik kombinatorische Logik: E i (t n ) A j (t n ) SN A j (t n ) = f[e i (t n )] sequentielle Logik: E i (t n ) A j (t n ) SW A j (t n ) = f[e i (t n ), E i (t n ),...,E i (t )] Vorgeschichte interner Zustand des Schaltwerks. Z n (t n ) A j (t n ) = f[e i (t n ), Z k (t n )] Bsp.: Tresor ) E = E ) E = 8 E 8 ) E = 5 E 5 E = 5 SN Tresor auf Tresor zu t = Zum Zeitpunkt t ist wichtig: Waren zu den Zeitpunkten t und t die Werte und 8 eingestellt, oder irgend eine andere Kombination.

50 Digitaltechnik Prof. Dr. Dietz 49 Grundzustand E E = Tresor auf E 8.Stelle OK E = 8.Stelle OK E 5 E = 5 5. Formale Beschreibung von Schaltwerken Schaltwerksgraph, Zustandsdiagramm, Kreisdiagramm Innere Zustände des Schaltwerks: Zustandsübergänge: Eingabe / Ausgabe: dargestellt durch Kreise (Knoten) dargestellt durch Linien zwischen den Kreisen (Knoten) Beschriftung an den Kanten. Wenn die Eingabe auftritt, wird die entsprechende Kante durchlaufen. Bsp.: Geldwechselautomat: siehe Umdruck 7 Weitere Möglichkeit der Beschreibung: Folgezustandstabelle linke Seite: rechte Seite: Eingabe und aktueller Zustand Folgezustand und Ausgabe 5. Schaltnetze mit Rückkopplungen a b : MUX y Y = c a c b c

51 Digitaltechnik Prof. Dr. Dietz 5 : MUX Q D C Zeitdiagramm, Impulsdiagramm. Zeitlicher Verlauf von digitalen Signalen wird dargestellt. C D Q C =, D = Q = C =, D = Q = (Schaltwerkverhalten) C D Q Q + Schaltwerkstabelle: Folgezustandstabelle in codierter Form d. h. die SW Tabelle enthält nur noch digitale Signale Asynchrone Realisierung eines Schaltwerks: ) Schaltwerkstabelle aufstellen (links: Eingangsvariablen und Zustandsvariablen, rechts: Folgezustandsvariablen und Ausgangsvariablen) ) Schaltnetzentwurf für jede Folgezustandsvariable. ) Rückführung zwischen Zustandsvariablen und entsprechender Folgezustandsvariablen

52 Digitaltechnik Prof. Dr. Dietz 5 Q 5 4 Q + = C D C Q Charakteristische Gleichung D 7 C 6 Rückführung Q D C SN für charakter. Gleichung Q Speicherelemente 5.4. Das asynchrone RS Flip Flop Flip Flop: einfachstes SW mit Zuständen ( Zustandsvariablen) Weitere Beschreibungsmöglichkeit: Funktionstabelle: Eingänge: R und S R S Q + Funktion Q Speichern Setzen Rücksetzen Verboten SW Tabelle: R S Q Q + S Q 5 7 R 4 6

53 Digitaltechnik Prof. Dr. Dietz 5 Q + = R Q R S = R (Q S) = R( Q S) = R Q S Q S R > > Q + Q Umzeichnen: Symbol: S > NQ R Q S NQ R > Q Variante: R S Q + Funktion Verboten Rücksetzen Setzen Q Speichern R S Flip Flop S > & Q R Q S NQ R > & NQ

54 Digitaltechnik Prof. Dr. Dietz 5 Anwendung ntprell Schaltung: VCC GND Pull up Widerstand VCC 4,7k x GND Prellen x x Schließen t=to to VCC A R Q GND B S A B Q

55 Digitaltechnik Prof. Dr. Dietz Das taktzustandsgesteuerte D Flip Flop Weitere Bezeichnungen: Pegelgesteuert, taktpegelgesteuert (latch, trasparentlatch) C D Q + Funktion Q Speichern Q Speichern Rücksetzen Setzen C = Clock D = Data Entwurfsmöglichkeiten: ) Über SW Tabelle und charakteristische Gleichung (Übungsaufgabe) C & > Q D & ) Verwendung des schon bekannten RS Flip Flop Weitere Beschreibungsform des RS Flip Flop Synthesetabelle: Q Q + R S

56 Digitaltechnik Prof. Dr. Dietz 55 SW Tabelle: R Q C D Q Q + R S S D D Q C C R = C D S = C D & R D C & S Q C & R > Q D & S > Das Eingangssignal Takt (Clock) legt fest, wenn Zustandsänderungen überhaupt möglich sind. In unserem Fall: Bei C = sind keine Zustandsänderungen möglich (Funktion speichern ausgewählt), bei C = sind Zustandsänderungen möglich (Setzen, Rücksetzen). Konsequenz: Ein Taktsignal wird beim Entwurf nicht besonders beachtet (Name: D Flip Flop) Zustandsgraph: D = D = macht Sinn, wenn auch Takt (ohne explizit erwähnt zu sein) mit dabei ist.

57 Digitaltechnik Prof. Dr. Dietz 56 Symbol: D C: Takteingang (Ziffer nachgestellt) C die davon abhängigen Eingänge, haben die Ziffer vorangestellt. Impulsdiagramm: D C Q 5.4. Das taktflankengesteuerte D Flip Flop Bedeutung des Takts in diesem Falle: Zustandsübergänge sind nur zu dem Zeitpunkt möglich, bei dem das Taktsignal von auf wechselt () Funktionstabelle: C D Q + Funktion Q Speichern Q Speichern fl Q Speichern Rücksetzen Setzen Impulsdiagramm: D C Q

58 Digitaltechnik Prof. Dr. Dietz 57 Symbol: D >C Entwurf: SW mit 4 Zuständen:.FF rückgesetzt, Takt C war zuletzt.ff rückgesetzt, Takt C war zuletzt.ff gesetzt, Takt C war zuletzt.ff gesetzt, Takt C war zuletzt Zustandsgraph mit Legende: C, D Zustands Nr. Q Logische Schaltung für taktflankengesteuertes D Flip Flop.

59 Digitaltechnik Prof. Dr. Dietz 58 Synthesetabelle für das D Flip Flop: (ohne explizit Takt aufzuführen: Takt erlaubt Zustandsübergang) Q Q + D Das T Flip Flop T= toggle: Ändern des Zustands nur sinnvoll mit Taktflankensteuerung. Funktionstabelle: T C Q + Funktion Q Speichern Q Speichern fl Q Speichern Q Speichern Q Toggeln Synthesetabelle: Q Q + T Schaltwerksgraph: T = T = T = T =

60 Digitaltechnik Prof. Dr. Dietz 59 Symbol: T >C Flip Flop Transformation: Annahme: D FF vorhanden, gesucht ist Zusatzbeschaltung, so das sich Schaltung wie T FF verhält. SW Tabelle für T Flip Flop: T Q Q + D D = T Q Ansteuerfunktion T = D Q C >C Umgekehrte Aufgabenstellung: T FF vorhanden SW Tabelle für das nachzubildende FF: D Q Q + T T = D Q

61 Digitaltechnik Prof. Dr. Dietz 6 D = T Q C >C Anwendung für T Flip Flop Taktteilerschlatung '' T Q C >C C Q Taktteilerschlatung mit D Flip Flop: D D Q C >C D Q C >C C Q D

62 Digitaltechnik Prof. Dr. Dietz Das taktflanken gesteuerte RS Flip Flop Symbol: R S >C Funktionstabelle: R S C Q + Q Q fl Q Q verboten Das JK Flip Flop Symbol: J K >C Funktionstabelle: Synthesetabelle: J K C Q + Q Q fl Q Q Q Q Q + J K

63 Digitaltechnik Prof. Dr. Dietz Master Slave Flip Flops Zweispeicher Flip Flops interner Aufbau: D D D Q C >C >C Impulsdiagramm: C Master Slave D Q n Q nach Außen nicht sichtbar Flip Flops mit zusätzlichen Eingängen Symbol: () D R >C Rücksetzeingang asynchron, d.h. vom Takt unabhängig. () D R >C Rücksetzeingang synchron, d.h. vom Takt abhängig. D R C Q + () () D R C Q + Q Q Q Q fl Q fl Q Die Zusatzeingänge, haben höhere Priorität, als Ansteuereingänge.

64 Digitaltechnik Prof. Dr. Dietz Flip Flop Übersicht und Register Arten der Klassifizierung ) Arten der Taktsteuerung: kein Takt (asynchron) taktzustandsgesteuert taktflankengesteuert ) Art der Ansteuerfunktionen: RS, D, T, JK ) Art der Zwischenspeicherung: nicht vorhanden vorhanden (Master Slave Flip Flop) Register: mehrere Flip Flops mit gleichem Takt Bsp.: 4 Bit D Register D >C D >C Symbol: >C REG D D D D D >C Clock D >C 5.5 Klassifizierung von Steuervariablen 5.5. Synchron und asynchrone Schaltwerke Synchron: alle Zustandsübergänge sind vom gleichen Takt abhängig Asynchron: ) Flip Flops vorhanden, die aber von verschiedenen Taktsignalen gesteuert werden. ) Asynchrone Flip Flops werden verwendet ) Keine Flip Flops vorhanden, Speicherung mittels rückgekoppelter Schaltnetze

65 Digitaltechnik Prof. Dr. Dietz Steuerwerksstruckturen Mealy Schaltwerk (allgemeine Struktur) Q + = f(e,q) A = f(e,q) ÜSN: Überführungsschaltnetz (NSD: next state decoder) ASN: Ausgabe Schaltnetz (OD: output decoder) E ÜSN Speicher ASN A Clock Moore Schaltwerk Q + = f(e,q) A = f(q) E ÜSN Speicher Clock ASN A Konsequenz: Bei der Darstellung im SW Graph, kann die Ausgabe den Zuständen zugeordnet werden. Zustand E/A UM / MZ Zustand MS / Ka DM A E Mealy Moore

66 Digitaltechnik Prof. Dr. Dietz 65 Meawedew Schaltnetz Moore SW ohne ASN Q + = f(e,q) A = Q E ÜSN Speicher A Clock 5.6. Entwurf von synchronen Schaltwerken 5.6. Entwurfsschritte. Definition der Ein und Ausgabevariablen. Formale Beschreibung des schaltwerkverhaltens (SW. Graph, bzw. Folgezustandstabelle). Zahl der Zustandsvariablen festlegen und Zustände Kodieren (Zustandskodierung) 4. SW Tabelle aufstellen, FF Typ festlegen, Ansteuertabelle aufstellen 5. Schaltnetzentwurf für Ansteuerfunktionen (ÜSN) 6. Schaltnetzentwurf für Ausgabefunktionen (ASN) 7. Zeichnen des Schaltbildes 5.6. Beispiele Bsp.: Geldwechselautomat Entwurfsschritte bis zum Aufstellen der SW Tabelle siehe Umdruck 7 FF Typ: JK Flip Flop Q Q + J K

67 Digitaltechnik Prof. Dr. Dietz 66 Ansteuertabelle: q + q J K q + q J K a A Ansteuerfunktionen: J q q e 4 6 4e J = e e q e e q K K =

68 Digitaltechnik Prof. Dr. Dietz 67 J q q e 4 6 4e J = e e q K K = Ausgabefunktionen: a q q e 4 6 4e a = e e e q e q e q a q 5 4 q 7 6 a e = q e e e q e

69 Digitaltechnik Prof. Dr. Dietz 68 e e q q e e J SN '' J K >C a SN a e e J SN '' J K >C a SN a Clock Bsp.: Gegeben: SW Graph Eingabe: ct (control) Ausgabe: Sf = slow / fast fb = forward / backward Zustand Sf, fb ct

70 Digitaltechnik Prof. Dr. Dietz 69 Zustandskodierung: Zustand q q binäre Zustandskodierung SW Tabelle: D : Ansteuertabelle für D FF ct q q q + + q Sf fb D D q q ct 6 D : D = ct qq ct q q sf: q q D q = ct q 5 7 q 5 7 sf = q q ct ct

71 Digitaltechnik Prof. Dr. Dietz 7 fb: q q ct 6 fb = q q q q = q q e q q & D >C q > sf e > & J D K >C q = fb Bsp.: gleicher SWGraph wie Bsp. aber andere Zustandskodierung Realisierung mit T FlipFlops Kodierung nach Ausgabe: Zustand q q q

72 Digitaltechnik Prof. Dr. Dietz 7 SW Tabelle Zust ct q q q + q + q + q Sf fb T T T Synthesetabelle für T FlipFlop: T : Q Q + T q 5 4 q ct q T = q ct q ct q q q q ct T = ct q ct q

73 Digitaltechnik Prof. Dr. Dietz 7 T : q 5 4 q ct q fb: T = q ct q q 5 4 q ct q fb = q sf = q ctq q q >& & > T >C q fb & & > T >C q sf & > T q ct >C clock

74 Digitaltechnik Prof. Dr. Dietz Spezielle Schaltwerke 5.7. Zähler Grundfunktion des Zählers: Bei jedem Takt wird der nächste Zustand erreicht, so lange bis alle Zustände durchlaufen sind. Bezeichnungen: Einen Zähler mit m Zuständen nennt man einen Modulo m Zähler. Zähler mit n Zuständen nennt man nbit Zähler BitZähler (nur Grundfunktion): Bit Zähler, der auf und abwärts zählt (up down counter) up/down up down Funktion abwärts zählen aufwärts zählen

75 Digitaltechnik Prof. Dr. Dietz 74 Entwurf des BitZählers: binäre Zustandskodierung Zust. q q q SW Tabelle: q q q + q + q + q D D D T T T D = q D D T = T = q T = q q q q = q q = q q q q q q q = q q q q q & T >C q T >C q clock '' T >C q

76 Digitaltechnik Prof. Dr. Dietz 75 Erweiterung auf 4BitZähler: T = T = q T T = q q = q q q Asynchrone Zähler Abwärtszähler:... Clock '' T >C Q '' T Q >C '' T >C Q Aufwärtszähler: Clock '' T >C Q '' T Q >C '' T >C Q

77 Digitaltechnik Prof. Dr. Dietz 76 Typische Anwendung für asynchrone Zähler: Frequenzteiler (Ripple Counter) Bsp.: Modulo Zähler fertiger Baustein: 4BitZähler mit synchronen Reset SN >C R CNT Q Q Q Q reset = q q q q( Zust.9 wird decodiert) Mögliche Zusatzfunktionen: Reset (synchron oder asynchron) up / down Enable (Halten) Load (synchron oder asynchron) (zusätzliche Dateneingänge) Bsp.: Entwurf des ModuloZählers mit Enable Zusatzfunktion EN Funktion halten aufwärts zählen EN Zust.

78 Digitaltechnik Prof. Dr. Dietz 77 Zust. q q SW Tabelle: EN q q + q + q J K J K D D JKFlipFlops J : q K : J : q q q J J = q q q 5 7 EN K = EN = EN q EN EN EN

79 Digitaltechnik Prof. Dr. Dietz 78 K : q q 5 7 EN K = EN 4 6 EN q q & J K >C & J K >C Clock 5.7. Schieberegister Q (Q ) Q (Q ) Q (Q ) Q (Q ) SnIn D D D D >C >C >C >C Clock SnIn = Q Q Q Q linksschieben (rechtsschieben) Anwendung von seriellen Daten zu parallel liegenden Daten

80 Digitaltechnik Prof. Dr. Dietz 79 Symbole: >C/ SRG4 >C/ SRG4 D Q D Q Q Q Q Q Q Q Rechtsschieberegister Linksschieberegister Register mit normaler Funktion und mit Schiebe Funktion: SnIn D SN D SN D SN D >C >C >C >C Clock Load Anwendung: Sowohl seriell parallel Wandlung als auch parallel seriell Wandlung fertiger Baustein: 74LS94A ladbares 4 Bit Links Rechts Schieberegister Rechtsschieben (6) SerIn = Lindsschieben (6) SerIn = () Division durch () Multiplikation mit

81 Digitaltechnik Prof. Dr. Dietz 8 Ringschieberegister (Umlaufregister) >C/ SRG4 D Q Q Q Q () () () () () Modulo 4Zähler JohnsonZähler = switched tail counter >C/ SRG4 D Q Q Q Q Bsp.: Modulo8Zähler

82 Digitaltechnik Prof. Dr. Dietz Schaltwerksvarianten 5.8. Synchronisation der Eingangsvariablen Bsp.: ModuloZähler mit Enable EN q q + q + q D D D D = q EN q EN = q EN EN q q EN q q D SN D D Q >C D SN D D Q EN >C Clock Clock EN Q Q Pseudo Zustand D D Änderung wird übenommen Änderung wird nicht übernommen

83 Digitaltechnik Prof. Dr. Dietz 8 Variante mit Synchronisation der Eingangsvariablen: D SN D D Q >C EN D ENsynch. D SN D D Q >C >C Clock Vorteile: Fehlfunktion ausgeschlossen Nachteile: mehr Hardwareaufwand für SynchronistationsFlipFlops Reaktion um einen Takt verlangsamt 5.8. Moore Schaltwerk mit Synchronisation der Ausgangsvariablen (symmetrische Moore Struktur) f(q,e) E Clock ÜSN Zustandsspeic her > ASN f(q) A

84 Digitaltechnik Prof. Dr. Dietz 8 Idee: Ausgabe SN für Folgezustand ASN + = f(q + ) = f(q,e) E ÜSN Zustandsspeic her > Q Clock ASN + A + Zustandsspeic her > A Vorteile: Nachteile: Ausgabevariablen taktsynchron Schnellere Reaktion am Ausgang ASN + Schaltnetz aufwendiger als ASN SN Hardware Aufwand für Ausgaberegister (Kodierung nach Ausgabe kann dies wieder reduzieren)

85 SS

86 Digitaltechnik Prof. Dr. Dietz 6. Die Hardwarebeschreibungssprache VHDL 6. Allgemeines zu VHDL HDL = hardware descripion language andere HDL s: Verilog, AHDL,... VHDL V: very high speed integrated circuit 987 IEEE IEEE Package IEEE 64 VHDL Syntax angelehnt an Programmiersprache PASCAL 6. Beschreibung einer Schaltungsstrucktur Bsp.: Volladdierer a b ci S S co Gate a b = a n b n h Gate = S & an b n & ci Gate Gate4 h Gate5 h > co ) Name festlegen: full_add Name und Typ der Eingangssignale: a, b, ci : binäre Signale Name und Typ der Ausgangssignale: ci, S : binäre Signale

87 Digitaltechnik Prof. Dr. Dietz ) Bibliothekselemente und deren Ein / Ausgänge spezifizieren UND: Eingänge in, in; Ausgang out XOR: Eingänge in, in; Ausgang out ODER: Eingänge in, in; Ausgang out ) Netzliste erstellen a) interne Signale definieren: h, h, h (Typ binär) Komponenten mit Namen versehen b) Verbindungen auflisten: gate in Eingang a gate in Eingang a gate out Eingang a gate in Eingang a gate in Eingang a gate out Eingang a gate in Eingang a gate in Eingang a gate out Eingang a gate4 in Eingang a gate4 in Eingang a gate4 out Eingang a gate5 in Eingang a gate5 in Eingang a gate5 out Eingang a Begriffe: port: Eingang, bzw. Ausgang Attribut: in out Eingänge Ausgänge signal: internes Signal entity: Außenwirkung der Schaltung architecture: Innenaufbau einer Schaltung component: aufgerufene Teilschaltung, Bibliothekselement Beschreibung nach aussen entity full_add is port (a, b, ci : in std_logic; co, s std_logic); end full_add;

88 Digitaltechnik Prof. Dr. Dietz Beschreibung des inneren Aufbaus architecture arch of full_add is component UND port (in, in: in std_logic; out: out std_logic) ODER port (in, in: in std_logic; out: out std_logic) XOR port (in, in: in std_logic; out: out std_logic) signal h, h, h: std_logic; begin gate: UND port map (in => a; in => b; out => h); gate: XOR port map (in => b; in => a; out => h); gate5... end arch; Weitere Begriffe: Instanzierung: Aufruf einer Teilschaltung => Assoziations Operator nebenläufige Anweisungen (concurrent statements) Reihenfolge spielt keine Rolle Zum Vergleich: normale Programmiersprache kennt nur sequentielle Anweisung. 6. Verhaltensbeschreibung mit Boolschen Gleichungen Innenleben einer der Komponenten entity UND is port (in, in: in std_logic, out: out std_logic); end; architecture arch of UND is begin out <= in and in; end arch; <= Zuweisungsoperator weitere Boolsche Operatoren: and: or : XOR, XNOR, not, NAND, NOR y = x x x x4 y <= (x and x) or (x and not x4);

89 Digitaltechnik Prof. Dr. Dietz 4 Umdruck Version.c) Beschreibung ohne Zwischenspeicher architecture archc of full_add begin s <= (a and b) xor ci; co <= (a and b) or ((a xor b) and ci); end; Zuweisungen: Nebenläufige Anweisungen. Reihenfolge spielt keine Rolle. 6.4 Verhaltensbeschreibung mit sequentiellen Anweisungen. Art von nebenläufigen Anweisungen: Prozess Sinn und Zweck: innerhalb des Prozesses stehen sequentielle Anweisungen zur Verfügung. (Bsp.: case Anweisung, if Anweisung Variablendefinition) Syntax: process (Liste von Signalen) sensitivity list enthält alle Signale, begin sequentielle Statements bei deren Änderung der Prozess end process; neu abgearbeitet werden muss..a) case Statement: case Signal in when Fall => when Fall when others => end case; signal q: std_logic_vector ( downto ); signal a: std_logic; q <= ;... => s <= ; co <= ; a <= ; => (s, co) <= ;.b). Sequentielle Statement: if Statement if, boolscher Ausdruck, then, Anweisung, else, Anweisung, elsif, boolscher Ausdruck, endif; einfachster Fall if, boolscher Ausdruck, then,, endif;

90 Digitaltechnik Prof. Dr. Dietz Kombinatorische Logik x x x y y process (x,x,x ) begin case (x,x,x ) is when => (y,y ) <= ; siehe Umdruck 6.6 Sequentielle Logik Neuer Konstrukt: signal event Bsp.: Signal clock If (clock event) then... (Boolscher Ausdruck) Ereignis = Signaländerung D D Q Clock >C entity... architecture... process (clock) begin if (clock event and clock = ) then Q <= D; endif; end process; end;

91 Digitaltechnik Prof. Dr. Dietz 6. siehe Umdruck q ÜSN q_ns q_out reset Clock >. data... q_out... reset Clock > Bsp.: e Zust. a,a links rechts halt Zustandskodierung Zust. q q links halt rechts SW Tabelle: siehe Umdruck Nr. E ÜSN q + q ASN A Clock

92 Digitaltechnik Prof. Dr. Dietz Beschreibung von Zählern q_ns <= q+ ; geht so nicht! Addition für std_logic_vector nicht definiert! Bsp.: 4_Bit std_logic_vector ( downto ) std_logic_vector unsigned signed usigned = dezimale Interpretation ohne Vorzeichenstelle signed = dezimale Interpretation mit Vorzeichenstelle Bsp.: 8 Bit Zähler entity counter is port (clock: in std_logic; q_out std_logic_vector (7 downto )); end counter; architecture arch of counter is signal q, y_ns: unsigned (7 downto ); begin process (clock) begin if (clock event and clock = ) then q <= q_ns; endif; end;

93 Digitaltechnik Prof. Dr. Dietz 8 Überführungsschaltnetz q_ns <= q+; Anschluss der Ports q_ns <= std_logic_vector(q); end; 6.8 Testbench Testbench: VHDL Entity, die selbst keine Ports besitzt Testmuster Beobachtung der Ausänge entity Testbench is end testbench architecture arch of testbench is component dut(port...); signal... begin Instanzierung Generierung der Testmuster für Eingänge und Ausgänge Generierung der Testmuster a) Erzeugung eines Takts 5ns 5ns signal clk: std_logic process begin prozessstatement ohne sensitivity clk <= ; wait for 5ns; clk <= ; wait for 5ns; end process;