Foliensatz 2: Transistorphysik. Effekte zweiter Ordnung und Kurzkanaleffekte

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1 Foliensatz 2: Transistorphysik Effekte zweiter Ordnung und Kurzkanaleffekte 1

2 Strukturverkleinerung Seit dem Beginn der Ära der integrierten Schaltungen 1959 verringerte sich die minimale Strukturgröße, die in der Fertigung beherrscht wurde, um drei Größenordnungen. Dadurch ergab sich die dramatische Abnahme der Kosten pro Funktion oder pro Fläche. Etwa alle drei Jahre werden die geometrischen Größen um den Faktor S=1,43=1/0,7 verkleinert, d.h. die Flächen werden in diesem Zeitraum halbiert. Über Jahrzehnte hinweg erfolgte die Strukturverkleinerung nach relativ einfachen Regeln. Dabei ging man von der Überlegung aus, daß das Verhalten des MOS-Transistors von den elektrischen Feldern bestimmt wird. Verkleinert man alle geometrischen Strukturen (sowohl horizontale als auch vertikale) und gleichzeitig alle von außen angelegten Spannungen um denselben Faktor S 1, so sollten alle elektrischen Felder konstant bleiben und das. Verhalten der Transistoren unverändert sein. Gleichungen der MOS-Struktur 2

3 Strukturverkleinerung Damit die Poisson-Gleichung Ex x Ey y 0 Si q N 0 Si A invariant ist gegenüber der Strukturverkleinerung muß die Nettodotierung mit den Faktor S multipliziert werden.. Gleichungen der MOS-Struktur 3

4 Bild Prinzip der Strukturverkleinerung mit konstanten elektrischen Feldern [144] Gleichungen der MOS-Struktur 4

5 Skalierungsregeln Daraus abgeleitete Transistorparameter Daraus abgeleitete Schaltungsparameter MOSFET Abmessungen der Bauelemente (t ox, L, W, x j ) Konzentration der Dotieratome (N A, N D ) Verkleinerungs-faktor S>1 1/S Spannung (V) 1/S Elektrisches Feld (E) 1 Kapazität (C=εA/t ox ) 1/S Kanalladung (Q n ) 1 Strom (I) 1/S Kanalwiderstand (R on ) 1 Schaltungszeit (τ~cu/i) 1/S Verlustleistung (P~U I) S 1/S² Tabelle Gesetze der Strukturverkleinerung mit konstanten elektrischen Feld. Gleichungen der MOS-Struktur 5

6 Nach diesen einfachen Regeln nehmen der Drainstrom und die Gatekapazität mit dem Faktor S ab, während der Kanalwiderstand (U DD /I DSat ) und die flächenspezifische Kanalladung Q n konstant bleiben. Daraus kann auf das elektrische Verhalten von Logikgatter geschlossen werden. Die Sprungantwort ist von der RC-Zeitkonstante (RC~1/S) abhängig. Daher nimmt die Gatterlaufzeit mit dem Faktor S ab, während die Verlustleistung (P=U I) mit S 2 kleiner wird. Die Verlsutleistungdichte sollte nach diesen einfachen Überlegungen bei der Verkleinerung der Strukturen konstant bleiben. Die CMOS-Technologie bietet nicht nur den Vorteil der sinkenden Kosten pro Funktion. Sondern mit kleineren Strukturen verbessern sich auch die elektrischen Eigenschaften. Gleichungen der MOS-Struktur 6

7 Allerdings gibt es einige Begrenzungen und Abweichungen: Leider lassen sich die einfachen Regeln zur Strukturverkleinerung nicht immer und überall anwenden. Nach den Regel sollte die Stromdichte mit dem Faktor S zunehmen. Dies ist jedoch wegen des electromigration -Effektes nur beschränkt möglich, da eine maximale Stromdichte nicht überschritten werden darf. Mit electromigration bezeichnet man den Abbau von Atomen in Leiterbahnen bei zu hohen Stromdichten. Zwischen den Elektronen, die zum Stromfluß beitragen, und den Atomen des Kristallgitters kommt es bei electromigration zu quantenmechanischen Wechselwirkungen. Bei den Kollisionen der Elektronen mit den Gitteratomen wird eine Kraft ausgeübt, die in dieselbe Richtung wirkt, in die sich die Elektronen unter dem Einfluß des elektrischen Feldes bewegen. Somit sammeln sich Ionen in einer Richtung an und können zwischen benachbarten Leitungen zu Kurzschlüssen führen. In der entgegengesetzten Richtung kommt es zu einem Mangel an Gitteratomen, der zu Abrissen von Leiterbahnen führen kann. Stromdichte, Temperatur und Kristallstruktur beeinflussen diesen Vorgang. Für Aluminiumleitungen sollte die Stromdichte immer kleiner als 1mA/μm 2 sein. Für Kupferleitungen liegt der Wert um eine Größenordnung höher.. Gleichungen der MOS-Struktur 7

8 Strukturverkleinerung Neben der Stromdichte gibt es weitere Größen, die nicht den Regeln der idealen Strukturverkleinerung folgen. Die Ursache hierfür liegt darin, daß weder die Temperaturspannung U t noch der Energieabstand W g sich verändern, wenn die Strukturen verringert werden. Mit Gl. 30 erhält man im Unterschwellenbereich füru GS =0 und U DS =U DD I DS n c ox W L U Tn 2 nut n 1 U e t. Wegen der expotentiellen Abhängigkeit kann die Einsatzspannung nicht wesentlich verringert werden, weil sonst der Sperrstrom dramatisch ansteigen würde. Auch wenn man U T konstant läßt, nimmt der Sperrstrom wegen c ox um den Faktor S zu, wenn die Strukturen verkleinert werden... Gleichungen der MOS-Struktur 8

9 Strukturverkleinerung Dies bedingt besonders in dynamischen Schaltungen und in DRAMs eine starke Beschränkung für die weitere Reduktion der Einsatzspannung. Aber auch in statischen Schaltungen bereitet die Zunahme der statischen Verlustleistung aufgrund der Erhöhung der Sperrströme sehr große Probleme. In modernen Prozessoren ist die dynamische Verlustleitung, die während der Schaltvorgänge auftritt, in etwa gleich groß wie die, durch die Leckströme verursachte Verlustleistung. Der Energieabstand W g bleibt bei der Strukturverkleinerung konstant. Damit bleibt auch die intrinsische Ladungsträgerdichte n i konstant. Dies führt weiter. dazu, daß das Fermipotential, die Diffusionsspannungen und die Weiten von Raumladungszonen nicht entsprechend den idealen Regeln skalieren.. Gleichungen der MOS-Struktur 9

10 Strukturverkleinerung Auch aus wirtschaftlichen Gründen ist es nicht günstig für jede Technologiegeneration eine neue Versorgungsspannung einzuführen, da man in den Geräten etwa alle drei Jahre neue Schaltungen für die Spannungsversorgung einbauen müßte. Dies kann vermieden werden, wenn auf den Chips entsprechende Gleichspannungswandler implementiert sind. Aus den genannte Gründen werden in der Praxis die von außen angelegten Spannungen geringer reduziert als es die idealen Regeln für die Strukturverkleinerung vorschreiben. Dies und die Tatsache, daß U t und W g nicht entsprechend verkleinert werden, führt jedoch zu erheblichen Problemen. Die unter anderem unter dem Stichwort Kurzkanaleffekte subsummiert werden.. Gleichungen der MOS-Struktur 10

11 Kurzkanaleffekt Unter Kurzkanaleffekt versteht man die Abnahme der Einsatzspannung eines MOS-Transitors, wenn die Kanallänge verringert wird. Die Kanallänge unterliegt bei der Herstellung Schwankungen. Daher muß man sicherstellen, daß die Einsatzspannung von Transistoren mit minimalen Kanallängen nicht zu klein wird. Besonders ausgeprägt ist dieser Effekt zum Beispiel bei n-kanal- Transistoren, wenn die Drainspannung an der positiven Versorgungsspannung liegt. Bei einem Kurzkanaltransistor ist der Abstand zwischen Source und Drain vergleichbar zu den Weiten der Raumladungszonen, die sich um Source und Drain ausbilden. Der wesentliche Unterschied zwischen einen Langkanal- und einem Kurzkanaltransistor ist die Tatsache, daß bei Kurzkanaltransistoren die Feldverteilung zweidimensional bestimmt werden muß, da die von Drain ausgehenden elektrischen Felder an Source die Barriere für die Majoritätsträger beeinflussen. Man spricht von der vom Drainpotential hervorgerufenen Reduzierung der sourceseitigen Barriere (DIBL, Drain Induced Barrier Lowering). Während bei Langkanaltransistoren eine eindimensionale Betrachtung ausreicht, da die von Drain hervorgerufenen Felder in Langkanaltransistoren wesentlich kleiner sind als die vertikalen elektrischen Felder.. Gleichungen der MOS-Struktur 11

12 Ein Erklärung für DIBL gewinnt man, wenn man die Energiebarriere zwischen Source und Drain an der Halbleiteroberfläche betrachtet. Bild zeigt für drei Fälle den horizontalen Verlauf der Energie der Leitungsbandkante. Wegen der eingebauten Diffusionsspannung eines pn-überganges kommt es zu einem Anstieg in der Nähe von Source. Es existiert daher für einen Langkanaltransistor eine Barriere, die vom Gate kontrolliert wird. Dagegen ist die Barriere bei einem Kurzkanaltransistor reduziert, da das Oberflächenpotential zusätzlich zur Gatespannung von der Drainspannung abhängig ist. Die Verringerung der Barriere bewirkt, wegen der geringeren Einsatzspannung, einen größeren Unterschwellenstrom. Gleichungen der MOS-Struktur 12

13 Kurzkanaleffekt Wegen diesen Kurzkanaleffekten unterliegt die die Einsatzspannung großen Schwankungen.. Gleichungen der MOS-Struktur 18

14 Kurzkanaleffekt Bild Stromcharakteristiken von Lang- und Kurzkanaltransistoren bei niedrigen und hohen Drainspannungen [140]. Gleichungen der MOS-Struktur 19

15 Wird eine größere Drainspannung angelegt, so nimmt die Weite der Raumladung um Drain stark zu, wodurch die gategesteuerte Raumladung und damit die Einsatzspannung noch weiter absinken. Das letzte Bild zeigt die Drainstromcharakteristiken von Lang- und von Kurzkanaltransistoren in Abhängigkeit von der Drainspannung. Entsprechend Gleichung 2.2.9a ist der Unterschwellenstrom von Langkanaltransistoren unabhängig von der Drainspannung (U DS >2kT/q). Bei Kurzkanaltransistoren jedoch werden die Stromverläufe zu niedrigeren Einsatzspannungen hin parallel verschoben. Die Einsatzspannung nimmt bei gleichen von außen angelegten Spannungen mit kleineren Kanallängen ab (siehe Bild 2.2.8a). Bei noch kleinern Kanallängen beginnen die Kennlinien abzuflachen, da das Oberflächenpotential mehr vom Drain als vom Gate kontrolliert wird. Eventuell erreichen die Transistoren bei noch größeren horizontalen elektrischen Feldern die Punch-Through -Bedingung. Bei Punch-Through haben die vom Gate induzierten elektrischen Felder die Kontrolle über den Kanal verloren und es existiert ein hoher Drainstrom, der unabhängig von der Gatespannung ist. Die Raumladungszonen um Source und Drain überlappen sich. Gleichungen der MOS-Struktur 20

16 Kurzkanaleffekt Sperrströme in Abhängigkeit von der Gatespannung U GS,. der Drainspannung U DS, der Kanallänge L und von der Nettodotierung N A. Gleichungen der MOS-Struktur 21

17 schmale Transistoren Neben der Kanallänge ist die Einsatzspannung bei kleinen Transistoren auch von der Kanalbreite abhängig. Der Effekt hängt vom Aufbau der Transistoren ab.. Gleichungen der MOS-Struktur 22

18 schmale Transistoren Bei der veralteten LOCOS-Technik kommt es beim Übergang vom Dickoxid zum Dünnoxid zur Ausbildung eines Vogelschnabels (bird`s peak), während bei der Trench Isolation um den Transistor anisotrop ein Graben geätzt und mit Siliziumdioxid aufgefüllt wird.. Gleichungen der MOS-Struktur 23

19 Im Falle des mit der Grabenisolation (trench isolated MOSFET) hergestellten MOS-Transistors kann sich die Raumladungszone nicht lateral ausdehnen. Aber wegen der Randfelder erhöht sich die Kapazität in Gleichung 2.2.4d. Verstärkt wird dieser Effekt dadurch, daß die Randfelder einen größeren Durchgriff des Gates auf die Inversionsschicht bewirken. An den Rändern sind deswegen die Stromdichten erhöht. Scheinbar ist die Einsatzspannung erniedrigt. Verkleinert man die Weite des Transistors, nimmt der Einfluß der Randbereiche zu. Gleichungen der MOS-Struktur 26

20 2.2.7 Geschwindigkeitssättigung und ballistischer Transport Bei Kanallängen über 10 nm werden die Ladungsträger in der Inversionsschicht von MOS- Transistoren stark gestreut. Es gibt zum Beispiel Streuungen an Gitterschwingungen (Phononen), an Fremdatomen und Gitterdefekten, oder auch an der Grenzschicht zum Gateoxid. Experimentell wurde der in Bild dargestellte Zusammenhang für Elektronen und Löcher zwischen der mittleren Driftgeschwindigkeit v und dem horizontalen Feld E y gefunden [185]. Gleichung a beschreibt diese Abhängigkeit: v eff E 1 E y c E y 1/ eff eff 1 v sat E E y y 1/ (2.2.14a) Fußnote: Bei der Erstellung dieses Kapitels hat Herr Martin Städele, Mitarbeiter der Qimonda AG, sehr geholfen Gleichungen der MOS-Struktur 27

21 E c kritische Feldstärke v sat =10 7 cm/sec Sättigungsgeschwindigkeit Konstante, für Elektronen =2, für Löcher =1 μ eff effektive Niederfeld-Beweglichkeit Bei einem geringen elektrischen Feldstärken Ey ist die mittlere Driftgeschwindigkeit linear von Ey abhängig, es gilt: v, eff E y (2.2.14b) Überschreitet E y den kritischen Wert E C, bleibt die mittlere Driftgeschwindigkeit konstant: v sat eff E c (2.2.14c) Gleichungen der MOS-Struktur 28

22 Ey Bild Abhängigkeit der Driftgeschwindigkeit von Elektronen und von Löchern von der lateralen elektrischen Feldstärke E y [140] Gleichungen der MOS-Struktur 29

23 Für n- und für p-kanal-transistoren werden oft gleiche Sättigungswerte angegeben. Andere Autoren veröffentlichten für v sat von p-kanal-transistoren bis zu einem Faktor zwei kleinere Werte [140 ]. Die effektive Beweglichkeit μ eff ist eine Funktion des vertikalen, also zur Stromrichtung senkrechten Feldes E x, das von der Gatespannung verursacht wird. Da die Sättigungsgeschwindigkeit v sat unabhängig von E x ist, muß die kritische Feldstärke E c von E x abhängen. Genauer, für höhere vertikale Felder E x nimmt die effektive Beweglichkeit μ eff ab, aber die kritische Feldstärke E C nimmt zu. 30

24 Da die elektrische Feldstärke E y in der Nähe von Drain sehr groß sein kann, tritt dort zuerst Geschwindigkeitssättigung ein. Bei noch kürzeren Transistoren dehnt sich der Bereich mit Geschwindigkeitssättigung aus. Aber entscheidend bleibt das Gebiet um Source, das auch in diesem Fall eine relativ geringe Feldstärke E y aufweisen kann. Im Grenzfall für L 0 errechnet sich aus den Gleichungen 2.2.5a und 2.2.5i (Kapitel 2, Teil I) der Drainstrom, wie in es [140] gezeigt wird, zu: 31

25 I DSsat c ox W v sat U GS U T (2.2.14d) Der Drainsättigungsstrom ist nun unabhängig von der Kanallänge und variiert linear mit der effektiven Gate-Source-Spannung (Bild ). Für die Drain-Source-Sättigungsspannung bei Geschwindigkeitssättigung erhält man: U DSsatK 2v sat UGS U L n eff T (2.2.14e) Der Drainsättigungsstrom ist bei Geschwindigkeitssättigung kleiner, als der Sättigungsstrom, der sich ohne Geschwindigkeitssättigung mittels Abschnüren des Kanals am drainseitigen Ende ergeben würde. Die Frage stellt sich, ab welchen endlichen Gatelängen, das heißt ab welcher Technologiegeneration, muß die Geschwindigkeitssättigung berücksichtigt werden? Bevor diese Frage beantwortet werden kann, müssen noch andere Überlegungen durchgeführt werden. Gleichungen der MOS-Struktur 32

26 Pfeile Bild I D als Funktion der Gate-Source-Spannung bei: a) Langkanalverhalten b) Geschwindigkeitssättigung, wenn die Transistoren im Sättigungsbereich arbeiten. 33

27 Bei Langkanaltransistoren wird davon ausgegangen, daß die Ladungsträger in der Inversionsschicht starken Streumechanismen ausgesetzt sind. Überdies ist die horizontale Feldstärke gering. Daher kann man in guter Näherung davon ausgehen, daß die Inversionsladungsträger im thermischen Gleichgewicht mit den Siliziumatomen sind. Daraus ergibt sich die effektive Beweglichkeit. Aber was geschieht, wenn die Gatelänge kleiner oder vergleichbar ist zu der freien Weglänge der Ladungsträger zwischen zwei Streuereignissen, die etwa 5 bis 10 nm beträgt, d.h. ballistische Effekte immer wichtiger werden? Offensichtlich reichen dann die Modelle, die auf den Konzepten der effektiven Beweglichkeit und des thermischen Gleichgewichts basieren, nicht mehr aus. Gleichungen der MOS-Struktur 34

28 Bild b Berechnete Abhängigkeit der Elektronengeschwindigkeit v inj für y=0 von der Spannung U DS [186]. Gleichungen der MOS-Struktur 40

29 Die Geschwindigkeit der Ladungsträger für y=0 wird in Bild b wiederum in Abhängigkeit von der Drain-Source-Spannung U DS gezeigt. Zunächst steigt die Geschwindigkeit mit U DS an und sättigt dann. Der Sättigungswert v T, an der Stelle an der die Energie den maximalen Wert hat, ist um 20 % bis 100 % größer als der Sättigungswert v sat von Bild Da die Kanalladung Q n (0) unabhängig ist von der Drainspannung, erhält man das gewohnte Ausgangskennlinienfeld I DS =f(u DS ) mit U GS als Parameter. Wie Bild zeigt, ist v T von der Ladungsträgerdichte und der Bänderstruktur abhängig. Gleichungen der MOS-Struktur 41

30 Da auch bei Kanalklängen von 10 nm oder größer Streumechanismen eine wichtige Rolle spielen, muß es eine Korrelation geben zwischen der Ladungsträgergeschwindigkeit v(0), dem Sättigungsstrom I Dsat und der Beweglichkeit u eff, die ungleich Null ist, wenn Streuungen vorkommen. Dieser Zusammenhang konnte experimentell bestätigt werden. Insgesamt läßt sich feststellen, daß nur MOS-Transistoren mit L<10 nm dem ballistischen Transport von Ladungsträgern nahe kommen. Mit gegenwärtigen MOS-Technologien erzielt man, wegen den ausgeprägten Streumechanismen, etwa 50 % bis 85 % der durch den ballistischen Transport gegebenen Grenze. Simulationen zeigen, daß der Übergang zum ballistischen Ladungsträgertransport nur langsam erfolgt, wenn die Transistorlängen beginnend mit 100 nm verringert werden. Wichtig ist festzustellen, daß außer bei langen Transistoren mit hinreichend kleinen Drain-Source-Spannungen oder bei ballistischem Transport, bei dem auch eine konstante Geschwindigkeit v T auftritt, Geschwindigkeitssättigung auf Grund von Streumechanismen immer relevant ist. Für p-kanal-transistoren gilt qualitativ Ähnliches wie für n-kanal-transistoren. Die leichten Unterschiede sind hauptsächlich auf die Bandstruktur beziehungsweise auf die Zustandsdichte zurückzuführen. Dies wirkt sich auf die Injektionsgeschwindigkeit am Maximum des Potentialberges, auf die Potentialverläufe und auf den Rückstreukoeffizienten aus. 49

31 Als Alternative zu Gleichung 2.2.8f kann man auch folgende Gleichung verwenden. Für analytische Rechnungen ist diese Gleichung manchmal einfacher zu handhaben. Die Größe wird als Fittingparameter aufgefaßt. I DS U U U GS Tn 1 (2.2.15) DS mit 1 2 In Gleichung wird die Transistorkonstante mit β bezeichnet. Für eine 40 nm Technologie gilt: α=1,2. Mit noch kleineren Kanallängen nähert sich den Wert 1. Im Vergleich zur Gleichung 2.2.8f enthält Gleichung einen weiteren Fittingparameter, nämlich den Parameter α. Zu beachten ist, daß mit beiden Gleichungen der Drainstrom gut modelliert werden kann, wenn man die Parameter v sat, E c, Exponent β und α als Anpaßparameter auffaßt. Aber der Wert für die Beweglichkeit μ, der sich aus diesen Parametern ergibt, ist ohne physikalische Bedeutung. Gleichungen der MOS-Struktur 62

32 2.2.8 Verarmung im polykristallinen Silizium In einer idealen MOS-Kapzität wird das extrem hochdotierte Polysilizium ähnlich wie Metall als ein idealer Leiter betrachtet. Bei einer MOS-Struktur mit n-typ dotierten Polysilizium wird die positive Ladung des Gates mittels der Gate-Bulk-Spannung bewirkt. Durch die angelegte Spannung entsteht eine Raumladungszone mit ionisierten Donatorenionen an der Grenzschicht zwischen Polysilizium und Oxydschicht. Wegen der extrem hohen Dotierung ist die Weite der Raumladungszone und damit auch der Spannungsabfall über diese Zone vernachlässigbar. Modernen MOS-Transistoren weisen sehr dünne Oxydschichten auf. Deswegen dürfen die Implantationen nicht mit zu hohen Energien durchgeführt werden, da sonst das dünne Gateoxyd oder das darunterliegende Substrat geschädigt werde könnte. Während des nachfolgenden Ausheilvorgangs dürfen keine zu hohe Temperaturen eingesetzt werden. Sonst würde die Eindringtiefen der schmalen Source- und Drainanschüsse vergrößert werden. Da die Implantation von oben erfolgt, bilden sich ungleichförmige Dotierprofile in den Gates aus polykristallinen Silizium aus. Dies ergibt sich auch aus der körnigen Struktur des Polysiliziums. In Bild ist die ungleichförmige Dotierung N D des Polysiliziums als Funktion des Ortes zwischen der oberen und der unteren Kante des Polysiliziums dargestellt. Wegen der stark reduzierten Donatorenkonzentration an der Grenzschicht bilden sich nun bei U GB >0 eine nicht vernachlässigbare Raumladungszone über die ein merkbarer Spannungsabfall U p auftritt. Gleichungen der MOS-Struktur 63

33 Bild Ungleichförmiges Dotierungsprofil zwischen der oberen und der unteren Kante des Gates [247]. Gleichungen der MOS-Struktur 64

34 Den Effekt der Verarmungszone im Polysilizium kann einmal durch eine um t depl erhöhte Oxyddicke t ox oder durch eine verringerte effektive Gate-Source-Spannung, das heißt mit einer vergrößerten Einsatzspannung U T, beschrieben werden. Bei kleineren Strukturen wirken sich auch die lateralen Verarmungszonen zu den seitlichen Begrenzungen der Gates aus. Die Entartung auf Grund der Raumladungszone (Verarmungszone) im polykristallinen Silizium (polydepletion effect) nimmt mit kleineren Strukturen zu [247]. Gleichungen der MOS-Struktur 65

35 2.2.9 Hochfeldeffekte In den folgenden Abschnitten werden Effekte behandelt, die durch die sehr hohen Feldstärken, wie sie in MOS-Transistoren im Nanometerbereich auftreten, hervorgerufen werden Lawinenmultiplikation und Degradationseffekte Wie bereits mehrfach erwähnt wurde, erreicht die elektrische Feldstärke am drainseitigen Ende des Kanals im Sättigungsbereich den maximalen Wert. Dies bedeutet, daß die Driftgeschwindigkeit dort ebenfalls maximal wird. Wenn hohe elektrische Feldstärken oder wenn starke räumliche Veränderungen von Potentialen auftreten, bekommen einige Ladungsträger sehr hohe kinetische Energien. Die Ladungsträger sind nicht mehr im thermischen Gleichgewicht mit den Gitteratomen. In diesem Fall spricht man von heißen Elektronen oder Löchern. Unter diesen Umständen kann es vorkommen, daß die Ladungsträger eine höhere Driftgeschwindigkeit als die gesättigte Geschwindigkeit v sat aufweisen. Gleichungen der MOS-Struktur 67

36 Heiße Elektronen haben eine so hohe kinetische Energie, daß sie bei Zusammenstößen mit Gitteratomen im Substrat kovalente Verbindungen aufbrechen können, wodurch ein neues Elektron-Lochpaar entsteht. Hierbei wandern die Elektronen zum Drain und die Löcher zum Substrat. Die neu entstandenen Ladungsträger können, wenn sie genug zusätzliche Energie aufgenommen haben, bei erneuten Zusammenstößen mit Gitteratomen neue Ladungsträgerpaare generieren. Dies führt zur Lawinenmultiplikation (Bilder und ) [12].. Ein zusätzlicher Effekt ist, daß einige der Elektronen oder Löcher genügend Energie aus dem Feld erhalten und somit die Barriere zwischen dem Oxid und der Siliziumoberfläche überwinden (Bild a). Im allgemeinen ist die Injektion von Elektronen wesentlich wahrscheinlicher als die Injektion von Löchern, (3,1 ev bzw. 4,6 ev). Heiße Ladungsträger können somit das Gateoxyd und die Oxydschicht im benachbarten Spacer (siehe Kapitel 2.3.3, Bild ) beschädigen. Der Transistor wird in der Umgebung von Drain beeinträchtigt. Daraus folgt, daß der Transistor unsymmetrisch wird. Es tritt ein Alterungsprozeß ein; die Langzeitstabilität ist gefährdet. HCS beschreibt die Degradation der elektrischen Eigenschaften von MOS-Transistoren unter dynamischen Stressbedingungen. HCS steht für Hot Carrier Stress. In der Literatur findet man auch den Ausdruck Hot Carrier Instability (HCI). HCS/HCI tritt auf, wenn in digitalen Schaltungen Lastkapazitäten auf- oder entladen werden, das heißt bei dynamischen Streßbedingungen. Degradationsprozesse verändern die Transistorparameter während des Betriebs. Degradationsprozesse müssen zusätzlich zu den Herstellungsschwankungen berücksichtigt werden. Gleichungen der MOS-Struktur 68

37 Bild Injektion von heißen Ladungsträgern Gleichungen der MOS-Struktur 69

38 a. Störstellen b. Auswirkung auf das Kennlinienfeld bei Lawinenmultiplikation Bild Generation von Störstellen durch heiße Ladungsträger. Bild Kennlinienfeld verursacht durch Lawinenmultiplikation. Gleichungen der MOS-Struktur 70

39 HCS ist temperaturabhängig. Bei niederen Temperaturen ist die freie Weglänge der Ladungsträger länger, das heißt sie können eine höhere Energie aufnehmen. Dem gemäß verstärken niedrige Temperaturen den HCS-Effekt. Bei n-kanal-transistoren bewirkt HCS eine Zunahme der Einsatzspannung und eine Abnahme der Beweglichkeit. Die Degradation von p-kanal-transistoren auf Grund von HCS hängt von der Technologiegeneration ab. Klassische Technologien weisen einen p-kanal-transistor auf, dessen Inversionsschicht nicht direkt unter dem Gateoxyd verläuft (buried channel). In diesem Fall wird der Betrag der Einsatzspannung erniedrigt. Dies führt zu höheren Sättigungs- und Leckströmen. Bei modernen Technologien mit Bor-dotierten Gates liegt die Inversionsschicht direkt unter dem Gateoxyd (surface channel). Hier ist die Degradation vergleichbar zu n-kanal- Transistoren. Bei modernen Technologien verringert HCS die Beträge der Sättigungsströme bei beiden Transistortypen. Genauere Angaben findet der Leser unter [190 und 223]. 71

40 Bei p-kanal-transistoren existiert ein anderer Effekt, der nicht auf heißen Ladungsträgern beruht, aber trotzdem zur Degradation des elektrischen Verhaltens führt. Bei erhöhter Temperatur und bei Gatespannungen von Null (U S =U D =U DD ), es fließt also kein Strom, bildet sich bei dünnen Gateoxyden NBTI (Negativ Bias Temperature Instability). NBTI bewirkt eine Erhöhung des Betrages der Einsatzspannung und eine Verringerung der Beweglichkeit der Löcher der p-kanal-transistoren und damit eine zumindest zeitweilige Verschlechterung der elektrischen Eigenschaften von CMOS-Schaltungen [191]. Dieser Prozeß unterliegt stochastischen Schwankungen. NBTI wird vorrangig dadurch verursacht, daß unter den angegebenen Bedingungen Si-H- Verbindungen an der Grenzschicht Si/SiO 2 aufgebrochen werden. Wasserstoff wird benutzt um ungesättigte Bindungen an der Grenzschicht zwischen Silizium und Siliziumoxyd abzudecken, indem Si-H-Verbindungen hergestellt werden. Es entstehen neue Störstellen und Wasserstoffatome, die von der Grenzschicht in das Oxyd und das polykristalline Silizium diffundieren oder andere Störstelle besetzen. Sobald die negative Spannung am Gate abgeschaltet wird, kommt es zur Rückbildung des Effekts. Es verbleibt ein quasistatischer Anteil. NBTI wirkt sich besonders in statischen Speichern aus, die lange Zeit Daten speichern müssen, ohne daß neue Daten eingeschrieben werden. Mittels burn-in kann NBTI stark reduziert werden. 72

41 Nach der Herstellung zeigen die Chips eine hohe Ausfallrate, die erst nach Monaten oder Jahre abnimmt. Daher beschleunigt man künstlich den Alterungsprozeß, in dem man die Chips bei hoher Temperatur betreibt. Dieses Verfahren wird mit burn-in bezeichnet. Es handelt sich nicht um einen Lebensdauertest, sondern um das Aussortieren von schwachen Komponenten. 73

42 Band zu Band Tunneleffekt Erreicht das elektrische Feld eines in Sperrpolung betriebenen pn-übergangs eine Feldstärke von etwa 10 6 V/cm kann ein beträchtlicher Stromfließen, der auf Tunneln von Elektronen aus dem Valenzband des p-dotierten Teils in das Leitungsband des n-dotierten Teils beruht (Bild ).. Bild Band zu Band Tunneleffekt [140] Gleichungen der MOS-Struktur. 74

43 Mit Tunneln wird die Wahrscheinlichkeit bezeichnet, mit der ein Elektron eine vorhandene Barriere durchqueren kann, obwohl die Elektronenenergie niedriger als die Energiebarriere ist. Tunneln kann nur erklärt werden, wenn man dem Elektron Welleneigenschaften zuschreibt.. Gleichungen der MOS-Struktur 75

44 Mit abnehmenden Strukturen erhöhen sich die Dotierkonzentrationen und die pn-übergänge werden steiler. Somit wird der Band zu Band- Tunneleffekt immer wichtiger. In modernen MOS-Tranistoren ist der Band zu Band-Tunneleffekt einer der wichtigsten Effekte für Leckströme. Dies gilt besonders für DRAM-Bausteine.. Gleichungen der MOS-Struktur 78

45 Tunneln in das und durch das Siliziumdioxid Neben dem Band zu Band Tunneleffekt gibt es noch die Möglichkeit, daß Ladungsträger in das oder durch das Siliziumdioxid tunneln. Bild a zeigt das Bändermodell einer MOS- Struktur bei Flachbandbedingung. Es wird angenommen, daß das Poly-Silizium-Gate stark n- dotiert ist. In das Bild ist die Energiebarriere für Elektronen, die vom Siliziumoxid hervorgerufen wird, ebenfalls eingezeichnet. Die Energiebarriere beträgt etwa 3,1eV. Wird eine große positive Spannung an das Gate angelegt, tunneln Elektronen von der Inversionsschicht an der Grenzschicht Si-SiO 2 in die oder durch die Oxidschicht. Somit entsteht ein Gatestrom. Umgekehrt tunneln Elektronen vom Gate in oder durch die Oxidschicht, wenn eine starke negative Spannung an das Gate gelegt wird. Wieder entsteht ein Gatestrom. Gleichungen der MOS-Struktur 79

46 Fowler-Nordheim Tunneling Fowler-Nordhein-Tunneling tritt auf, wenn Elektronen in das Leitungsband des Isolators tunneln und dann durch die Oxydschicht driften (Bild b). (Bild b). Die komplette Theorie für diesen Tunneleffekt ist ziemlich kompliziert. Bei einer elektrischen Feldstärke von etwa 8 MV/cm kann man eine Tunnelstromdichte von 5*10-7 A/cm 2 messen. Dies ist ein sehr kleiner Wert direktes Tunneln Wenn die Oxidschicht sehr dünn ist, etwa 4nm oder weniger, können Elektronen, anstatt in das Leitungsband des Isolators, direkt von der Inversionsschicht im Halbleiter durch das verbotene Band der Oxidschicht tunneln. Dies ist in Bild c. auf Seite 63 dargestellt. Die Theorie des direkten Tunnelvorgangs ist komplizierter als der Fowler-Nordhein Tunnelmechanismus.. Gleichungen der MOS-Struktur 81

47 Der direkte Tunnelstrom kann für sehr dünne Oxidschichten sehr groß werden (Bild ). Bild Gemessene (gepunktet) und simulierte Tunnelstöme in Abhängigkeit von deroxiddicke und der Gatespannung. Strichliert ist die Marke von 1 A/cm 2.. Gleichungen der MOS-Struktur 82

48 Gateinduzierter Drainleckstrom Wird ein Transistor als Schalter verwendet, interessieren im ausgeschalteten Zustand die verbleibenden Leckströme. Mit U GS <U Tn befindet sich der Transistor im Unterschwellenstrombereich und es fließt ein Sperrstrom entsprechend Gleichung Gl. 30 zwischen Drain und Source sowie ein Strom I S des gesperrten pn-übergangs. Eine zusätzliche Komponente I B, die bei kleinen Strukturen meist wesentlich größer ist als I S, wird gateinduzierter Drainleckstrom (Gate Induced Drain Leakage GIDL) genannt (Bild ). Bild Drainleckströme aufgeteilt in Unterschwellenstrom I DS, Sperrstrom I S und gateinduzierter Drainleckstrom I B.. Gleichungen der MOS-Struktur 84

49 Bild Drainseitiger Transistorausschnitt Bild Bänderdiagramm für den Schnitt A-A`. Gleichungen der MOS-Struktur 85

50 Bei positiver Drainspannung und bei Gatespannungen von kleiner gleich Null, entsteht eine Verarmungszone in dem n + -Draingebiet unterhalb des Gates, da sich eine positive Bandverbiegung einstellt. Es kommt zu einem Band zu Band Tunnelvorgang, da bei dünnen Gateoxid das Oberflächenpotential näherungsweise der Gatespannung entspricht und die die Drain-Bulk-Spannung sehr groß ist. Elektronen fließen zum Drain und werden dort abgesaugt, während die im Valenzband verbleibenden Löcher zum Substrat wandern. Auch wenn der Transistor sperren soll, kann, wegen GIDL, die Gatespannung nicht kleiner als Null Volt sein. Dies würde zwar den Sperrstrom des Transistors minimieren, aber gleichzeitig einen hohen Leckstrom über Drain-Substrat erzeugen. Insgesamt läßt sich feststellen, daß die verschiedenen Leckströme eine allmähliche Degradation der elektrischen Eigenschaften des Transistors bewirken.. Gleichungen der MOS-Struktur 86

51 Bild Abhängigkeit des Drainstromes von U G unter Berücksichtigung von DIBL, GIDL, schwacher Inversion und Sperrstrom der drainseitigen Diode 87

52 Bild zeigt den Unterschwellenstrom in Abhängigkeit von der Gate-Source Spannung U GS. Die Einflüsse der einzelnen Effekte, wie DIBL, GIDL, schwache Inversion und Sperrstrom der drainseitigen Diode sind eingezeichnet. Wegen DIBL werden die Kurven nach oben und nach links verschoben. GIDL bewirkt, daß der Unterschellenstrom des Transistors ansteigt, wenn die Gatespannung einen Schwellwert unterschreitet

53 Moderne MOS-Transistorstrukturen zur Reduktion von Leckströmen In den letzten Kapitel wurden mehrere Arten von Leckströmen beschrieben. Im Kapitel 4.4 (Bild ) wird gezeigt, daß die Verlustleistung auf Grund von Leckströmen die gleiche Größenordnung wie die Verlustleistung, die für das Laden und Entladen von Kapazitäten, was im aktiven Betrieb charakteristisch ist, aufweist. In digitalen Schaltungen, die aus Höchstgeschwindigkeitstransistoren aufgebaut sind, sind die Unterschwellenströme der dominierende Anteil der Leckströme. Diese Leckströme sind wegen DIBL (Drain Induced Barrier Lowering) von der Drain-Source-Spannung abhängig. Mit größerer Drain-Source- Spannung wird die Einsatzspannung U T betragsmäßig kleiner und der Unterschwellenstrom steigt an. Um die Verlustleistung einer integrierten Schaltung so gering wie möglich zu halten, wurde und wird daran gearbeitet die Leckströme, insbesondere die Unterschwellenströme, zu reduzieren. Hierzu werden schaltungstechnische Maßnahmen (siehe Kapitel ) und technologische Maßnahmen, die nun erläutert werden, ergriffen. 89

54 Transistoren mit höherer homogener Substratdotierung Messungen und Simulationen haben ergeben, daß ein genügend großes Verhältnis AR (aspect ratio) von lateralen zu vertikalen Transistorabmessungen zur Minimierung der Kurzkanaleffekte angestrebt werden sollte [3,4 und 143]. AR L Si 1/3 1/3 1/3 ( tox ) xd x j ox (2.2.19a) x j x d Eindringtiefe der Source- und Drain-Diffusionsgebiete Weite der Raumladungszone unter dem Kanal Reduziert man die Oxiddicke t ox, die Raumladungsweite x d unter dem Kanal und die Eindringtiefe x j im Verhältnis zur Transistorlänge L, so verbessert man die elektrischen Eigenschaften der Kurzkanaltransistoren. Aus den Gleichungen 2.2.2l und 2.2.3k folgt mit U SB =0 für die Weite der Raumladungszone x d : 90

55 x d = 4 ε 0 ε kt ln Si q 2 N A N n i A (2.2.19b) Wie jedoch Gleichung b zeigt, kann die Raumladungsweite nur verringert werden, wenn bei homogener Dotierung die Nettodotierung N A erhöht wird. Dies bedeutet aber gleichzeitig eine Erhöhung der Einsatzspannung (Gleichungen 2.2.2p und 2.2.4c) und somit eine Verringerung der effektiven Gatespannung, die wiederum den Drainstrom reduziert, was die Schaltzeiten erhöht und damit unerwünscht ist. Man benötigt eine intelligentere Lösung. Ein Ansatz ist die unterschiedlichen Austrittsarbeiten des Gatematerials und des Siliziumsubstrats und somit die Flachbandspannung günstig zu beeinflussen (workfunction engineering). Als Alternative oder als Ergänzung kann man die Substratdotierung geeignet gestalten. 91

56 inhomogene Dotierungsprofile In dem man die Dotierungsprofile unter dem Kanal örtlich variiert, erzielt man günstigere Verläufe der elektrischen Feldstärke. Mit einer sogenannten retrograde Dotierung, das ist eine in vertikaler Richtung inhomogene Dotierung, versuchte man das Problem zu lösen. Direkt unter dem Siliziumdioxid bis zur Tiefe x s werden geringe Dotierungskonzentrationen verwendet, während tiefer im Substrat hohe Konzentrationen angestrebt werden. Die niedrige Dotierung bewirkt eine hohe Mobilität der Ladungsträger im Kanal, indem die Streuung an Gitteratomen minimiert wird. Außerdem erzielt man auf diese Weise eine kleine Einsatzspannung. Die hohe Dotierung im Substrat wirkt als Barriere gegen Punch Through. 92

57 Die Halo -Dotierung ist dadurch gekennzeichnet, daß man in lateraler Richtung eine inhomogene Dotierung (Bild ) implantiert. Sie wurde als Alternative zur retrograde Dotierung für Strukturgrößen kleiner als 0,25 μm eingeführt, um die Abhängigkeit der Einsatzspannung von der Kanallänge zu vermeiden. Mit den Halo-Dotierungen werden am drainseitigen und am sourceseitigen Ende eines n-kanal-transistors erhöhte N A - Dotierungen angestrebt. Dadurch werden die charge sharing -Effekte, die von den Drainbeziehungsweise von den Sourcefeldern verursacht werden, verringert. Letztlich wird die Abhängigkeit der Einsatzspannung von der Kanallänge und damit auch die draininduzierte Barrierenverringerung (DIBL) vermindert. Wie gut die einzelnen Maßnahmen wirken, kann dem Bild entnommen werden. Man sieht, daß die Halo-Dotierung der retrograde Dotierung vorzuziehen ist. Sowohl für die retrograde Dotierung als auch für die Halo -Dotierung werden flache Sourceund Drainanschlüsse (USJ, Ultra Shallow Junction) implementiert. Dies hilft nach Gleichung a die Kurzkanaleffekte zu minimieren. 93

58 Bild Querschnitt durch einen Transistor mit Halo -Dotierung 94

59 Bild Abnahme der Einsatzspannung in Abhängigkeit von der Kanallänge für Halo-Dotierung oder für eine retrograde Dotierung [135] 95

60 Transistoren mit mechanischer Belastung (strained silicon) Mit den klassischen Methoden der Strukturverkleinerung gelangte man mit der 90 nm Technologie an Grenzen. Wegen den Gate-Leckströmen konnte man das Gateoxyd nicht weiter ausdünnen. Daher blieb die Oxyddicke von der 90 nm Technologie bis zur 65 nm Technologie für Hochleistungsmikroprozessoren nahezu konstant bei ungefähr 1,2 nm. Daraus folgte, daß auch die Einsatzspannung und die Versorgungsspannung konstant blieben. Trotzdem wurde die Stromergiebigkeit der Transistoren weiter verbessert. Dies gelang, weil man die Kanalbereiche der Transistoren mechanischen Belastungen unterwarf [227]. Es gibt mehrere Möglichkeiten den Kanalbereich einem mechanischen Stress zu unterwerfen. Eine Methode ist eine Schicht aus dicken, stressfreien Si 1-x Ge x auf einem Si- Substrat zu verwenden. Darauf wird eine dünne Siliziumschicht abgeschieden. Wegen den unterschiedlichen Kristallstrukturen, die Gitterabstände von SiGe sind etwa um 1 % größer, bilden sich mechanische Spannungen aus. Bei der beschriebenen Struktur wird das dünne Silizium gedehnt. Eine andere Methode beruht darauf, Si 1-x Ge x in die Source- und Draingebiete einzubauen. Das Ergebnis ist, daß nun der Kanalbereich zusammengedrückt wird. N- und p-kanal-transistoren 96

61 reagieren unterschiedlich auf die verschieden mechanischen Belastungen. Wendet man jeweils die geeignete Methode an, erreicht man, daß die n-kanal-transistoren einer Dehnung und die p-kanal-transistoren einer Stauchung unterworfen werden. So wird in beiden Fällen wesentlich die Beweglichkeit der Ladungsträger und damit die Stromergiebigkeit erhöht [228]. Die Beweglichkeit der Löcher wurde um 50 % und die Beweglichkeit der Elektronen um 10 % gesteigert. Zum ersten Mal wurde diese Technik für die 90 nm Technologie eingesetzt. Nachfolgende Technologiegenerationen verfügen ebenfalls über diese Technik. 97

62 Transistoren mit neuer Gateisolierung (high k Transistoren) und metallischen Gateelektroden Bei allen bisherigen Überlegungen wurde das Isoliermaterial zwischen dem Gate und dem Substrat unverändert beibehalten. Der Siegeszug der CMOS-Technologie begann als man in der Produktion nach anfänglichen großen Schwierigkeiten lernte die Grenzschicht zwischen Siliziumdioxyd und dem Siliziumsubstrat zu beherrschen. Hohe Ausbeuten für Chips mit großen Stückzahlen und Millionen von integrierten Transistoren wurden somit möglich. Deswegen scheute man sich andere Isoliermaterialien einzusetzen, obwohl mit Isoliermaterialien, die eine höhere Dielektrizitätskonstante aufweisen, der Durchgriff des Gates auf den Kanalbereich verbessert und somit der Durchgriff von Drain verkleinert werden könnte. Zusätzlich könnte man größere Dicken für die Isolierschicht vorsehen und somit die Gatetunnelströme minimieren. Der Effekt beruht darauf, daß mit einer höheren Dielektrizitätskonstanten bei gleicher von außen angelegter Gate-Source-Spannungund gleicher Dicke der Isolierschicht mehr Ladungen im Kanal gehalten werden können. Die Gatekapazität wird erhöht. Es wurde der Begriff der äquivalenten Oxyddicke EOT eingeführt. Es gilt: SiO2 (2.2.19c) x x EOT t 98

63 EOT gibt an wie dünn eine Isolierschicht aus Siliziumdioxyd sein müßte um die gleiche Wirkung zu haben, wie die neue Schicht mit der Dielektrizitätskonstanten ε x und der Dicke t x. Die Vorteile von Isoliermaterialien mit höherer Dielektrizitätskonstanten (high k Transistoren) sind derart gravierend, daß weltweit daran gearbeitet wurde und wird neue oder verbesserte Schichten oder Schichtfolgen in der Produktion einzusetzen. Zusätzlich ist es wegen der Verarmung in den polykristallinen Silizium-Gates notwendig zu metallischen Gates überzugehen. 99

64 Zum Beispiel führte Intel für die 45 nm Technologie eine auf Hafnium basierte Isolierschicht gemeinsam mit einem neuen metallischen Gatematerial ein. Die Isolierschicht ist physikalisch dicker, aber das elektrische Äquivalent ist im Vergleich zu der vorausgehenden 65 nm Technologie dünner. Die neuen Transistoren verfügen über eine um 30% erhöhte Stromergiebigkeit. Die Unterschwellenströme wurde um dem Faktor fünf reduziert, während die Gateoxyd-Leckströme um den Faktor fünfundzwanzig für n-kanal- Transistoren und um den Faktor tausend für p-kanal-tranistoren verbessert wurden. Auch die 32 nm Technologie von Intel nützt diese Prozeßschritte [227]. Mit den beschriebenen Prozeßschritten, Transistoren mit mechanischen Belastungen, ultraschmale Source- und Drainanschlüsse (USJ), Metall-Gates und Hafnium basiertes Isoliermaterial, verließen Intel und andere Firmen die klassischen Methoden der Strukturverkleinerung, die mehr als dreißig Jahre gute Dienste geleistet hatten. Bild b stellt im Querschnitt einen modernen MOS-Transistor dar. 100

65 Bild b Querschnitt durch einen modernen planaren MOS-Transistor der 32 nm Technologiegeneration [245]. 101

66 Die modernen Transistoren von Bild b haben eine andere als die in den Bildern gezeigte Abhängigkeit der Einsatzspannung U T von der Kanallänge L und Kanalweite W. Bei sehr kleinen Kanallängen tritt wieder wegen DIBL (Drain Induced Barrier Lowering) die starke Abnahme der Einsatzspannung auf. Dies gilt besonders im Sättigungsbereich. Moderne Transistoren weisen eine Halo-Dotierung auf, die sich auf das Fermi-Niveau und damit auf die Einsatzspannung auswirkt. Bei kurzen Gatelängen, bei denen man eine konstante Einsatzspannung erwarten würde, ist ein großer Teil der Kanallänge beeinflußt und U T wird angehoben [245] (siehe Bild c). Bei langen Transistoren nimmt der Einfluß des Halos ab und es bildet sich im Kurvenverlauf ein Buckel aus, da U T nur noch von der eigentlichen Dotierung bestimmt wird. Dieser Effekt wird als Inverse Short Channel Effect bezeichnet. Die Einsatzspannung besitzt bei einer bestimmten Gatelänge ein Maximum, das üblicherweise bei Gatelängen von L g =L min nm liegt. Für PMOS-Transistoren gilt Entsprechendes. Die Einsatzspannung hat neben der Längenabhängigkeit auch eine geänderte Weitenabhängigkeit, die in Bild d dargestellt ist. Zunächst sieht man wieder die für STI (Shallow Trench Isolation) charakteristische Abnahme der Beträge der Einsatzspannungen bei kleinen Weiten für beide Transistortypen. An der Grenze zum STI-Oxyd führen Segregationsvorgänge in PMOS- Transistoren zu erhöhten und in NMOS-Transistoren zu reduzierten Dotierstoffkonzentrationen. Die Einsatzspannung wird daher in den Randbereichen erhöht beziehungsweise reduziert. Während ein schmaler 102

67 Bild c Schematische Darstellung der Einsatzspannung in Abhängigkeit von der Gatelänge. 103

68 Transistor zu großen Teilen aus diesen Randbereichen besteht, kann dieser Effekt bei weiten Transistoren vernachlässigt werden. Hieraus folgt, daß die Einsatzspannung in schmalen NMOS- Transistoren reduziert und in schmalen PMOS-Transistoren betragsmäßig angehoben wird [245]. Zusätzlich ist zu bedenken, daß aufgrund von mechanischen Belastungen (stress) es an den Rändern zu Verspannungen kommt, die zu einer unterschiedlichen Verteilung und Aktivierung von Kanal-, Source-, Drain- und Halo-Dotierung führt. Außerdem haben die Verspannungen Einflüsse auf die Ladungsträgerbeweglichkeit, insbesondere gilt dies für die p-kanal-transistoren. Dieser Effekt wird als STI-Stress-Effect bezeichnet. Die beide zuerst genannten Effekte, also Abnahme des Betrags der Einatzspannung für schmale Transistoren und Einfluß von Segregationsvorgängen auf die Einsatzspannung, werden als Narrow Width Effect bezeichnet. In NMOS-Transistoren wirken beide Effekte in dieselbe Richtung, so daß die Einsatzspannung bei minimaler Gateweite zum Beispiel in einer 130 nm Technologie um 40 mv im Vergleich zu sehr weiten Transistoren kleiner ist. In PMOS-Transistoren führt die Segregation der Kanaldotierung zu einer Erhöhung des Absolutwertes der Einsatzspannung im Randbereich, welche die Absenkung von U T auf Grund des Inverse Narrow Width Effect teilweise ausgleichen oder umkehren kann [245]. 104

69 Bild d Gemessene Weitenabhängigkeit der Einsatzspannungen von NMOS- und PMOS-Transistoren. 105

70 Bei großen Transistorweiten bestimmt der STI-Stress-Effect den Verlauf der Einsatzspannung. Sowohl in p- als auch in n-kanal-transistoren sinkt der Betrag der Einsatzspannung bei Weiten von W>1 µm. 106

71 SOI (Silicon on Insulator) Eine weitere Möglichkeit die Kurzkanaleffekte und die Leckströme zu minimieren, bietet die SOI-Technik (SOI, Silicon on Insulator) [24]. Wie Bild zeigt, werden die Transistoren in dieser Technik auf sehr dünnen Lagen aus kristallinen Silizium gefertigt. Die dünnen Lagen sind vom Substrat durch eine vergrabene Schicht (etwa 50 nm) aus Siliziumdioxid isoliert. Dadurch werden die Transistoren von einander und vom Substrat isoliert. Wie bei konventionellen Transistoren wird das Substrat unter der vergrabenen Schicht mit einer geeigneten Spannung verbunden. Mit dieser Technik werden folgende Vorteile angestrebt: Sehr geringe Raumladungskapazitäten um Source und Drain. Kein Substratsteuereffekt. Immunität gegen soft errors (siehe Kapitel 6.4.5). Fehlen des Latch up -Effektes (siehe Kapitel ). Verringerung der Variabilität der Einsatzspannung U T 107

72 Fehler U B Bild Querschnitt durch SOI-Transistoren mit STI (shallow trench isolation). 108

73 SOI-Transistoren unterscheidet man je nachdem ob die Siliziumschicht vollständig oder nur teilweise durch die Raumladungszone unter dem Kanal von Majoritätsträgern ausgeräumt ist. Ist die kristalline Schicht dicker als die maximale Weite der Raumladungszone, spricht man von PD-SOI-Transistoren (PD Partially Depleted). Diese Struktur hat keinen festen Substratanschluß, das heißt das Substratpotential kann frei schwanken. Es unterliegt kapazitiven Koppelungen. Es kann bei n-kanaltransistoren am Drain zur Lawinenmultiplikation kommen. Die Elektronen werden vom Drain abgesaugt, während die Löcher ins Substrat fließen. Dadurch wird das Substratpotential und damit auch die Einsatzspannung geändert. Einige Elektronen erreichen Source. Dadurch wird die Potentialbarriere für die Elektronen an Source erniedrigt und der Drainstrom steigt stark an (Kink-Effekt) [146]. Wenn die Siliziumschicht so dünn ist, daß die Weite der Raumladungszone unter dem Kanal größer ist als die Siliziumschicht, spricht man von FD-SOI-Transistoren (FD Fully Depleted). Derartige Transistoren zeigen bei langen Kanälen ein nahezu ideales elektrisches Verhalten. Jedoch weisen kurze Transistoren erhebliche Kurzkanaleffekte auf. Dies ist dadurch begründet, daß die elektrischen Felder, die von Drain ausgehen, nicht in der Oxidschicht enden können. Einige Feldlinien laufen von Drain zum Kanal und zu Source. Es kommt zu kapazitiven Koppelungen von Drain über die Oxidschicht zum Kanal des Transistors [147]. Im Vergleich zu herkömmlichen Transistoren ist diese Kopplung um den Faktor drei schwächer, da die Dielektrizitätskonstante von SiO 2 etwa um den Faktor drei kleiner ist als diejenige von Silizium. 109

74 Multi-Gate-Transistoren Betrachtet man die Struktur eines SOI-Transistors, so ist es naheliegend die Oxidschicht unter dem Transistor zu einem zusätzlichen Gate auszubauen. Man gelangt so zu Multi-Gate- Transistoren.mit deren Hilfe die Kurzkanaleffekte weiter unterdrücken werden können. Die Kontrolle der Kurzkanaleffekte wird nun nicht mehr über die Dotierprofile, sondern über die Struktur der Transistoren erzielt. Es werden schmale und flache Stege aus Silizium, die ganz oder teilweise von Gates umgeben sind, hergestellt. Dadurch erreicht man eine verbesserte Ankopplung des Siliziumsubstrats an das Gatepotential. Wegen der verbesserten Ankopplung kann die Dotierung wesentlich verringert werden. Die so verbesserte Ladungsträgerbeweglichkeit führt zu einem erhöhten Drainstrom. Wie beim FD- SOI-Transitor wird dadurch auch die Variabilität der Einsatzspannung reduziert. Die Transistorgleichungen werden nun nicht mehr mittels der eindimensionalen sondern mittels der zwei- beziehungsweise der dreidimensionalen Poisson-Gleichung abgeleitet. In der Literatur findet man viele verschieden Strukturen (Bild a), die alle von der gleichen Grundüberlegung bedingt sind [148]. Hier sollen nur zwei Strukturen - FinFet und Triple-Gate - besprochen werden. 111

75 Bild Unterschiedliche Multi-Gate-Konzepte [148] 112

76 Beim FinFet-Konzept (fin entspricht Lamelle) wird ein dünner Steg (10-40 nm) aus dem Silizium, das auf einer Oxidschicht aufgebracht wurde, geätzt [149]. An den Seitenwänden wird anschließend Gateoxid aufgewachsen und jeweils eine Gate-Elektrode abgeschieden. Die Oberseite wird mittels geschickter Prozeßabläufe durch ein Dielektrikum abgedeckt. Die Gateweite entspricht der doppelten Höhe der Siliziumschicht. Durch Parallelschaltung mehrerer Stege kann der Drainstrom eingestellt werden.. Der Triple-Gate MOSFET unterscheidet sich vom FinFet durch ein drittes Gate an der Oberfläche des Siliziumsteges [150]. Bild zeigt die Struktur eines Triple-Gate-Fet. In diesem Bild sind auch die wichtigsten Strukturgrößen eingezeichnet. Im Vergleich zum FinFet ist beim Triple-Gate-FET aufgrund des zusätzlichen Gates ein höherer Drainstrom möglich. In Bild a sind simulierte Transistorkennlinien bei niedriger Kanaldotierung in Abhängigkeit von der Weite des Steges dargestellt. Die Kennlinien sind mit ansteigender Stegweite zunehmend von Kurzkanaleffekten betroffen. Bei Weiten über 200 nm kommt es zu Punch-Through. Während man für kleine Weiten sehr gute Werte für Maßzahl S erhält. Die Kontrolle der Barriere durch das Gate-Potential ist auf der gesamten Fläche des Source- Kanal-Übergangs durch die dreiseitige Gate-Ankopplung entscheidend verstärkt. Je schmaler der Steg, desto besser sperrt der Transistor. 113