8. Halbleiterspeicher

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1 chreib-lese-peicher (RAM) 1 8. Halbleiterspeicher peicher sind spezielle sequentielle chaltungen. ie dienen dazu, große Mengen von Informationen (Daten, Programme) zu speichern. peicher sind adressierbar. Halbleiterspeicher werden vorwiegend bei Rechnern eingesetzt. Um möglichst viele Informationen auf einem Chip speichern zu können, müssen Bauelemente geringste Abemessungen haben, die Anzahl der Bauelemente pro peicherzelle gering sein und der Verdrahtungsaufwand klein sein. Man unterscheidet RAM: ROM: (PLD: random access memory chreib-lese-peicher Read only memory Nur-Lese-peicher Programmable logic devices Programmierbare Logikanordnungen) RAM unterteilen sich in RAM: DRAM: tatic RAM (getaktete Flip Flop) dynamic RAM (peicherung von Ladung in Kapazitäten)

2 2 Halbleiterspeicher Bei RAM geht die Information bei Abschalten der Betriebsspannungen verloren: ie sind flüchtige peicher. ROM unterscheidet man nach den Programmiermöglichkeiten: PROM PROM programmable ROM (einmalige Programmierung) ( and OPT [one time programmable] ) erasable PROM (mehrmalige Programmierung beim Kunden, UV löschbar, elektr. progr.) PROM electrically erasable PROM (mehrmals beim Kunden programmierbar, elektrisch lösch- und programmierbar) ROM sind nicht flüchtige peicher (PLD beinhalten zwei matrixartige trukturen. Je nachdem, welche Matrix programmierbar ist, unterscheidet man zwischen FPLA: PAL: fieldprogrammable logic array (beide Matrizen können vom Kunden programmiert werden) programmable logic array (nur die erste Matrix kann vom Kunden programmiert werden)) Mikroelektronische peicher RAM (8.1) ROM (8.2) PLD RAM DRAM PROM PROM PROM PAL FPLA (8.1.1) (8.1.2) (8.2.1) (8.2.2) (8.1.3)

3 chreib-lese-peicher (RAM) chreib-lese-peicher (RAM) tatische chreib-lese-peicher (RAM) truktur eines statischen RAM WL A 0 A 1 C W O... A n-1 Taktsteuerung Adresseneingang Zeilendecoder und -treiber... Matrix paltendecoder und -auswahl LV LV LV paltendec. Daten-in- Ausgabe-Puffer, U DD (5 V) U (Masse) DQ 0 DQ 1 DQ 7 A o - A N-1 : Adressensignale für 2N adressierbare peicherwörter DQ j : Bidirektionale Dateneingänge (D) und Datenausgänge (Q) U DD : Versorgungsspannung (5 V) U : Versorgungsspannung (Masse)

4 4 Halbleiterspeicher C : W : O : WL : : Chip nable, teuersignal für die Chipauswahl im peichersystem (Low = aktiv) C: HIGH: ignaleingänge unterbrochen, Datenausgänge hochohmig Write-nable (Low aktiv) teuersignal für Lese- oder chreibvorgang Output-nable (Low aktiv) Aktivierung der Datenausgänge Wortleitungen Bitleitungen LV : Lese-chreib-Verstärker < Aufbau Matrix peicherzelle 6-Transistor CMO-peicherzelle V DD 1 2 T A T A WL (V DD +U )

5 chreib-lese-peicher (RAM) 5 peichern WL: LOW Flip Flop abgeschaltet, der einmal eingestellte peicherzustand bleibt erhalten (z.b. Knoten 1 HIGH, Knoten 2 LOW) peicherzustand Lesen WL: HIGH Auswahltransistoren T A werden leitend. Knoten 1 wird mit und (V DD +U ) Knoten 2 mit verbunden. (Beispiel: wird aufgeladen wird entladen) chreiben Damit wird die Information auf die Bitleitungen übertragen. Über die paltenadresse wird ein Bitleitungspaar mit dem Leseverstärker verbunden und dem Datenausgangstreiber zugeführt. Lesen Anschließend WL : LOW Bitleitungen werden mit dem chreibverstärker verbunden. Die Information wird auf das Bitleitungspaar übertragen. WL : HIGH (V DD + U ) Die Auswahltransistoren werden leitend. Die Information wird in die Zelle übertragen (Beispiel: = 0, = HIGH Knoten 1 : Low Knoten 2 : HIGH) Anschließend WL : LOW Typischer Lesezyklus Bei C = HIGH werden alle ignaleingänge unterbrochen und die Datenausgänge hochohmig. Mit der H/L-Flanke von C wird der

6 6 Halbleiterspeicher chaltkreis aktiviert ( 1,5 V), d.h. Adresseneingänge und teuereingänge geöffnet und die anliegenden Adressen zwischengespeichert. Je nach Zustand von W und O sind die Datenein- und -ausgänge aktiv. W ist im High-Zustand. Ai H 1,5V L C H 1,5V L Adressen gültig Adressen gültig Adr.+teuerug geöffnet O H 1,5V L t d Datenausgang aktiv DQi hochohmig t d Ausgangsdaten gültig 2,4V 0,8V hochohmig Output-enable-Zugriffszeit t Zykluszeit Adressengesteuertes Lesen (OL = LOW) Ai H Zykluszeit Adressen gültig 1,5V L DQi vorherige Ausgangsdaten 2,4V 0,8V Ausgangsdaten gültig t d1 t d2

7 chreib-lese-peicher (RAM) 7 Zeitsteuerung: Adressenübergangsdekoder ADT = address transition detection Jeder Adresseneingang wird mit seinem verzögerten Wert verglichen. Aus allen ADTi ignalen wird ein ADT ignal generiert, das Adresse gültig übermittelt. Typischer chreibzyklus O = High A i H 1,5V L Adressen gültig nächste Adresse C H t CLCL 1,5V L W H 1,5V L DQ i H ingangsdaten gültig L Datenbus getrennt chreiben ein chreiben abgeschlossen chreiben aus Datenbus geterennt

8 8 Halbleiterspeicher Dynamische chreib-lese-peicher DRAM peicherzelle (intransistorzelle) (0,V DD ) WL(0,V DD +U ) G T A U B V DD Technologische Realisierung (bis 4 MBit) WL(G) V DD Al io 2 p-ilizium MO -Transistor T A MO -Kondensator

9 chreib-lese-peicher (RAM) 9 Technologische Realisierung (ab 4 Mbit) WL Poli-i p - i p + - i io 2 -i 3 N 4 -io 2 (ONO) WL G C U chreiben WL = HIGH, T A leitend, = V DD, 0 Beim chreiben wird der Kondensator C auf die Potentialdifferenz U = V DD U RL aufgeladen: LOW : U = V DD (U = 0)

10 10 Halbleiterspeicher HIGH : U = 0 (U = V DD ) Lesen WL = HIGH, T A leitend C entlädt sich in die Bitleitung mit der Kapazität C Lesen: Auswahl von U beim Lesen C U + U C = U( C + C ) U C = U C + U + C C C = 10 C ymmetrischer pannungshub für U = 0 und U = V DD Auswahl von U? U = 5 V U = 0 V U + U = U U - U = U s ergibt sich beim Lesen: V U = 2 DD U V = 2 DD C C + C V 2 DD C C Bei U DD = 5 V und C = 0,1 C ergibt sich: U = 250 mv 1. pannungsänderung an der Bitleitung ist gering, daher relativ großer Aufwand für den Leseverstärker notwendig.

11 chreib-lese-peicher (RAM) pannung über C verändet sich beim Lesen (zerstörendes Lesen) d.h. das gelesene ignal muß im selben Zyklus, d.h. solange T A leitend ist, wieder eingeschrieben werden. 3. Deshalb muß jede Bitleitung über einen separaten Leseverstärker verfügen. 4. Wegen Leckströmen nimmt die Ladung C mit der Zeit ab. s muß alle 2 ms... 8 ms eine Refreshperiode eingeleitet werden, d.h. alle WL müssen einmal aufgerufen werden. Beispiel: 1 M Bit DRAM 512 Zeilen 512 Refreshzyklen alle 8 ms Zykluszeit für den Refresh 200 ns Zeitbedarf Refresh: 512 x 0,2 µs = 0,1024 ms also 1,3 % der Betriebszeit truktur des DRAM (64 k Bit) A 0 A 7 RA Adresspuffer Zeilendekodierer Matrix 128x Lese Matrix 128x256 Timing and Control DI puffer RA CA W RFH V DD CA paltenauswahl DO puffer Adresspuffer paltendekodierer U RA row address select, Low, Zeilenadresse gültig CA colum address select, Low, paltenadresse gültig

12 12 Halbleiterspeicher Bis zum 256 k Bit-Niveau wurde fast ausschließlich die x1 Organisation angewendet, d.h. in jedem Aufruf wird nur 1 Bit ein- oder ausgegeben. DI Dateneingang DO Datenausgang W write enable, Lese-chreib-teuerung RFH Refreshsteuerung 8.2. Halbleiter Festwertspeicher ( Nur Lese peicher, ROM Read only Memories ) RAM: Wahlfreier Zugriff ROM: Fester Zusammenhang zwischen ingangsvariablen (Adressen) und Ausgangsgrößen (gespeicherte Information) ROM elektrische Zuordner Vorteile von ROM: - Nichtflüchtigkeit - Gleicher bzw. höherer Integrationsgrad - Vergleichbarer Arbeitsgeschwindigkeit Anwendungsgebiete: - Codeumsetzter - Mikroprogrammspeicher - Initialisierungsprogramme - Interpreter - Dateien ( prachübersetzung, Zeichengewratoren) inteilung der Halbleiterfestwertspeicher: Halbleiterfestwertspeicher bipolare Festwertspeicher MO-Festwertspeicher markenpro- elektrisch pro- erasable PROM electrically grammierbar grammierbar (UV-löschbar) erasable PROM ROM PROM PROM PROM

13 Halbleiter Festwertspeicher 13 chematischer Aufbau eines Halbleiterfestwertspeicher chaltkreises (1 Mbit, 128k x 8Bit ) A 0 A 9 A A 16 A D R N R G I T R Z I L N D K O D. WL M... A T R I X x x x LV/ PALTN DKODR LV/ PALTN DKODR... LV/ PALTN DKODR V V DD TURINHIT DATNAUGABRGITR C O D 0 D Markenprogrammierbare ROM Bei diesen Festwertspeichern wird bei der Herstellung festgelegt, welche Koppelelemente zwischen Wort und Bitleitung eingeschaltet bzw. ausgeschaltet sind. Dazu wird eine Marke verwendet, die kundenspezifisch erstellt wird.ine Änderung durch den Anwender ist nach der Herstellung nicht mehr möglich.ine Realisierung erfolgt heute überwiegend in MO Technik. Deshalb wird im Rahmen dieser Vorlesung nur auf diese Realisierungsvariante eingegangen.

14 14 Halbleiterspeicher Typische Anordnung: V DD V DD Z I L N D K O D I R R 1... n 1 WL 1 T WL n m T 1m... T n1 T nm... PALTNDKODIRR A) Programmierung durch chwellspannungsverschiebung der Transistoren Tnm LOW U = 0. 5V... 1V, Transistor leitet, wenn WL HIGH ist HIGH U > 5V Transistor sperrt U > 5V wird erreicht durch zusätzliche Inplantation oder durch rsetzen des dünnen Gateoxides durch das dickere Feldoxid ( U > 15V )

15 Halbleiter Festwertspeicher 15 B) Programmieren durch Weglassen des Kontaktfensters zur Drain lektrode (Unterbrechung von zum Drainanschluß der Transistoren T ) nm lektrisch programmierbare ROM (PROM) PROM werden vielfach wie PROM hergestellt. Das Quarzfenster wird weggelassen. iehe Abschnitt WL R Polyi: As dotiert R(0,2-0,6 µm) p R: Poly i Widerstand, hochohmig weil nicht dotiert. ine hohe tromdicht beim programmieren führt zu einer Temperaturerhöhung und damit zu einer As Diffusion in den Widerstand. s ergibt sich eine Widerstandsverringerung um 3 Zehnerpotenzen. Programmierstrom < 10mA bei 10V, t < 5 µs s werden spezielle Programmiergeräte benötigt.

16 16 Halbleiterspeicher PROM PRINZIP: peicherung der Ladung auf einer Gate lektrode, die isoliert, d.h. vollständig in io2eingebettet ist. Weil dieses Gate keinen elektrischen Anschluß hat, d.h. es weist ein schwebendes Potential auf, wird es floating Gate genannt. Durch das Aufladen des floating Gate wird eine Verschiebung der chwellspannung U erreicht: U = f (Q ) Damit können die Leitungseigenschaften eines Transistors verändert und eine Programmierung erreicht werden. Die eingebrachte Ladung ist über 10 Jahre stabil. ine ntfernung der Ladung des floating Gates ist mit elektrischen ignalen nicht möglich. Dies kann mit einer UV Bestrahlung des Gates erreicht werden. Das Oxid wird mittels dieser energiereichen trahlung ionisiert und die Ladung kann sich mit dem ubstrat ausgleichen. ine Löschung ist nur für den gesammten chaltkreis möglich. Löschzeit : min. UV Licht: λ = 254nm Hg - Dampflampe 2 Beleuchtungsstärke: 10mW / cm Prinzipieller Aufbau (N Kanal - PROM -Zelle) AL MA Poly-i1 Floatieruggate WL Poly-i2 teuergate Drain AL ource io 2 io 2 p - i

17 Halbleiter Festwertspeicher 17 WL Transistorkennlinie: gelöscht programmiert I D "1" "2" U 1 <1,5V U 4,3V 2 = 7V U G, U WL Lesen: WL: HIGH (z.b. 4,3V) nicht programmiert, Zelle leitend 1 programmiert, Zelle gespert 2 Programmieren: Durch eine hohe Drain ource pannung und eine hohe Programmierspannung am teuergate werden im leitenden Kanal heiße lektronen erzeugt, von denen ein Teil, unterstützt durch die positive pannung am teuergate die Barriere zum Floating Gate überwinden können und dieses aufladen.

18 18 Halbleiterspeicher Beispiel: (1,2 µm, d Gate Oxi=30nm,dzw Oxid=35nm +13V +7V - ortsfeste negative Ladungen _ - - Die hohe elektronische Feldstärke beschleunigt die lektronen. ie durchtunneln das Oxid, wenn ihre nergie ausreichend ist. Die lektronen bauen sich ein Oxid Poly i Interface als feste Ladungen ein. Die chwellspannung steigt.

19 Halbleiter Festwertspeicher 19 Blockschaltbild eines PROM O U PP D D p-1 A 0 A l-1 A D R N P U F F R l DO DI Y- DKODR Y 0 Y n A l A l+k-1 U CC A D R N P U F F R k X - D K O D R X X m m x n Matrix m x n Matrix X P 2 k = m 2 l = n p: Wortlänge, Aufrufbreite D...D ) ( 0 p 1

20 20 Halbleiterspeicher A 7 U CC A 6 A 8 A 5 A 9 A 4 A 11 A 3 O/U PP A 2 A 1 A 10 C A 0 D 7 D 0 D 6 D 1 D 5 D 2 D 4 D 3 D 0...D7 > p = 2 6 = m = = n = 64 m x n = m x n. p = 32 k Bit

21 Halbleiter Festwertspeicher PROM lektrisch löschbare Festwertspeicher (electrically erasable PROM) erfordern eine Möglichkeit lektronen in einen peicherbereich zu injizieren und von dort mittels elektrischer ignale wieder zu extrahieren. MNO peicher (Metall Nitrid Oxid emiconductor) peichertransistor: WL 1 PWL P p-wanne Poly i i 3 N 4 Al Al T A n+ n n MNO p - Wanne n - ubstrat N-MOFT Auswahltransistor * 1 Metall-Nitrid-Oxid-emicondactor (MNO) peichertransistor WL P... PWL... T A MNO......

22 22 Halbleiterspeicher Nichtprogrammiert: Im nichtprogrammierten Zustand hat der NMO - Transistor. eine negative chwellspannung U O = 4V (igenleitend) Programmieren: s wird eine hohe pannung an das Gate des ausgewählten MNO - Transistors gelegt während ource, Drain und P Wanne auf Masse bleiben. U P =+16V PWL U PWL >16V P n - n MA Durch die hohe Feldstärke zwischen Gate und Kanal (eigenleitend) können lektronen aus dem Kanal durch das dünne Gateoxid (1,7 nm) zur Oxid Nitrid Grezfläche gelangen (tunneln) und sich dort als ortsfeste Ladungen festsetzen. Dadurch verschiebt sich die chwellspannung des Transistors zu höheren Werten U U = + V (selbstsperrend) O p 4

23 Halbleiter Festwertspeicher 23 Löschen: PWL U PWL >16V - P n n >+10V=U i >+10V=U P U i =+10V U P =+10V UP U0 = 4V chreiben: 8 Zellen benachbarter Zellen sind in getrennt ansteuerbaren P Wannen untergebracht. Zum unterbinden der Programmierung der Zellen nichtausgewählter Bitleitungen muß die P dieser palten an eine hohe pannung U i = 16V gelegt werden. Anschluß Löschen Programmieren selektiert nicht selektiert selektiert nicht selektiert P LL 0 Up Up 0 P Ui Ui 0 oder Ui Ui P-Wanne Up Lesen: Beim Lesen sind PWL und P auf Masse PWL = 0, P = 0

24 24 Halbleiterspeicher Die ausgewählte Zelle ist leitend, wenn sie nicht programmiert ist : 0. ie ist nicht leitend, wenn sie programmiert ist: 1. Zustand Programmiert nicht programmiert MNO Ttransistor gesperrt, kein tromfluß leitend, tromfluß Alternative Zellen für PROM: Floating Gate PROM: teuergate fh 10-20nm n Floating Gate Transistor p - i Auswahl Transisror T A chreiben: = V h pp Drain auf hnd Tunnelstrom in das Gate 1 geschrieben 0 chreiben umgekehrt

25 Halbleiter Festwertspeicher 25 Flash PROM (blitzartig) teuer-gate n ource io 2 Drain chreibgeschwindigkeit mehrere MByte/s Anzahl zulässiger chreib/lese Vorgänge: > 5 10 insatz: peicherkasten, elektronische Kameras, Chip Karten. Programmieren: z.b. U p = 19V, 100 µ s,t 1ms (Bitweise) U sp > + 7V Drain U p teuer Drain U p ource 0V 19V 19V p -

26 26 Halbleiterspeicher Löschen: teuergate 0V (nur ganze Blöcke) ource = 0V Drain =19V 19V - p Lesen: WL (U U ), DO elektiert TA leitend : Transistor programmiert, ( U > 7V ) gesperrt: 1 : Transistor nicht programmiert ( U < 0V ) leitend: 0 V DD V DD p