Digitaltechnik II. Iterative Schaltungen. Zellenlogik/Iterative Schaltungen. Grundtypen

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1 2004()05 C 2006() () ()05 Iterative Schaltungen Grundtypen Digitaltechnik II Zellenlogik/Iterative Schaltungen ZL-01 Unter eine Zelle verstehen wir eine Logikschaltung, die durch das olgende 5-Tupel beschrieben wird: (X, U, Y,, g) mit X Eingabevektor U Übergabevektor Y Ausgabevektor : X U 6 Y Ausgabeunktion g: X U 6 U Übergabeunktion Besteht eine Logikschaltung mit n Eingangsvariablen ausschließlich aus n/k untereinander gleichen Zellen mit Eingangsvektoren der Länge k, nennt man sie eine (ortssequentielle) k-iterative Logikschaltung; sie stellt eine sogenannte Zellenlogik dar. Die Festlegung U 0 =const heißt auch Anangsbelegung; sie muß ür die erste Zelle geeignet estgelegt werden, d.h. in aller Regel mit den neutralen Elementen bezüglich der jeweiligen Verknüpungen und g. Mitunter interessieren die Teilausgaben Y 0,... Y n-1 nicht, sondern nur ein Gesamtergebnis Y=(X n!1,u n!1 ); die Zellenlogik besteht dann aus nur n/k-1 gleichen Zellen, die n/k-te Zelle ist mit Y=(X n/k-1,u n/k-1 ) gegenüber diesen modiiziert. Bild 1: Zelle mit Ausgabevektor Bild 2: Endzelle ür die Ausgabe einer Gesamtunktion Mit diesen Zellentypen lassen sich demnach die in Bild 3 und Bild 4 wiedergegebenen beiden Typen k-iterativer Schaltungen aubauen, zu denen wir im Anschluß jeweils ein Beispiel geben werden.

2 Pro. T. Drescher Digitaltechnik II: Zellenlogik/Iterative Schaltungen ZL-2 Bild 3: k-iteratives Schaltnetz mit Ausgabezelle ür Ergebnisvektor (Typ 1) Bild 4: Allgemeines k-iteratives Schaltnetz (Typ 2) Systematischer Entwur iterativer Schaltnetze Für den Entwur eines iterativen Schaltnetzes empiehlt sich olgende Vorgehensweise: (1) Festlegung der Dimension des Eingabevektors einer Zelle, also von k. Je kleiner dessen Wert ist, desto höher wird die Gesamtverzögerung der Schaltung. (2) Bestimmung der Menge der Übergabevariablen. Dies erolgt, indem man die Werte der (-1,... X 0 ) so in Klassen zerlegt, daß sich alle Werte einer Klasse bezüglich Y j mit j#i gleich verhalten. (3) Nun können die Funktionen und g ermittelt werden. Dazu wird empohlen, zunächst eine Beschreibung au höherer Ebene (allgemeine mathematische Formulierungen) vorzunehmen und dann die Variablen au Binärvektoren abzubilden, so daß dann im Detail die einzelnen Logikunktionen ermittelt werden können. (4) Die Anangszelle ist ür den eingehenden Übergabevektor geeignet mit Konstanten zu initialisieren. (5) Gegebenenalls ist die Kopzelle entsprechend der Ausgabeunktion zu vereinachen. Das vorgeschlagene Verahren deuten wir in den olgenden Beispielen an.

3 Pro. T. Drescher Digitaltechnik II: Zellenlogik/Iterative Schaltungen ZL-3 Beispiel ür eine Schaltung vom Typ 1 Hierür eignen sich insbesondere Funktionen, die kommutativ sind, also beispielsweise die Konjunktion. Wir zeigen dies an der UND12-Funktion Y = x 11 x 10 x 9 x 8 x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0. (1), (2) Wir wählen k=3, wobei sich olgende Partitionierung (n/k=4) ergibt: Y = x 11 x 10 x 9 x 8 x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0 = (x 11 x 10 x 9 )(x 8 x 7 x 6 )(x 5 x 4 x 3 )(x 2 x 1 x 0 ). (3), (4) Wir deinieren: X 0 = (x 2,x 1,x 0 ), U 0 = '1', (Anangsbelegung) X 1 = (x 5,x 4,x 3 ), U 1 = X 0 vu 0, X 2 = (x 8,x 7,x 6 ), U 2 = X 1 vu 1, und X 3 = (x 11,x 10,x 9 ), U 3 = X 2 vu 2. Somit ergibt sich Y zu Y = X 3 vu 3 (UND4-Baustein), wobei wir vereinachend X 0 vu 0 ür x 2 x 1 x 0 vu 0 usw. geschrieben haben. Schritt (5) entällt. Bild 5: 3-iteratives UND-Schaltnetz zur Realisierung einer UND12- Funktion Als weiteres, komplexeres Beispiel sei ein k-iterativer n-bit-daten-vergleicher genannt. Im Praktikum werden Sie sich mit weiteren Anwendungen beschätigen.! Beispiele ür eine Schaltung vom Typ 2 Es ist eine 1-iterative Schaltung zur Prüung zweier Tetraden a und b au Gleichheit zu entwickeln (je Tetrade k=1), die es gestattet, die nicht übereinstimmenden Stellen zu erkennen. Für die i-te Zelle gelten oenbar: x i = a i :*b i und u i+1 = x& i & u i, und u 0 muß mit dem neutralen Element bezüglich der Konjunktion abgeschlossen werden, also mit '1'. Bild 6: 1-iterativer Tetraden- Vergleicher g e =u e0, g a =u a3 Verzichtet man au die bitweise Signalisierung von Ungleichheiten (x 0,...x 3 ), gelangt man wieder zum Typ 1.

4 Pro. T. Drescher Digitaltechnik II: Zellenlogik/Iterative Schaltungen ZL-4 Auch tetradische Volladdierer lassen sich beispielsweise aus vier Volladdierern 1-iterativ aubauen (je Summand ist k=1), Beispiele sind der Literatur zu entnehmen. Eine weitere, viel zitierte Anwendung ist die Umsetzung eines n-stelligen GRAY-Kodes in den Dualkode, wie wir am Beispiel n=4 demonstrieren werden. Z GRAY dcba Dual DCBA Es ergeben sich olgende Umsetzungsgleichungen: D = d C = c:*d B = b:*c:*d A = a:*b:*c:*d Durch schrittweises Einsetzen erhält man die Rekursionen C = c:*d, B = b:*c und A = a:*b; das MSB-Gatter muß mit dem neutralen Element bezüglich der Antivalenz, also mit '0', abgeschlossen werden: D = d:*0.! Die iterativen Schaltungen lassen sich wiederum als Zellen auassen und erweitern, d.h. (ortssequentiell) iterieren. Allerdings nimmt dabei das Lauzeitproblem immer ernsthatere Formen an: Die sich zwangsweise ergebenden Lauzeiten der Übergabesignale addieren sich. Bekannt ist dies bei n-bit-volladdierern, die als sogenannte ripple-carry adder augebaut sind und in der Literatur gut beschrieben werden. Folge sind dynamische Hasards au den Ergebnisleitungen inolge der Lauzeitprobleme bei den Übertragssignalen (=Übergabesignalen), die zu temporär alschen Zwischenergebnissen ühren; solche Zwischenwerte werden auch glitches genannt. Im Praktikum haben Sie Gelegenheit, dies an Ihren selbst entwickelten Schaltungen zu studieren. Man kann dieses Problem entschären, indem man (1) k-iterative Zellen mit großem k und diese (2) auch noch zweistuig (also beispielsweise als DNF oder als KNF) entwickelt. Wir zeigen dies am ersten Beispiel zu Typ 2. Beispiel ür eine zweistuige Zelle: (Beispiel siehe oben: n=4, k=1.) Für Bit i galten: x i = a i :*b i und u i+1 =x& i u& i. Zweistuige Realisierung dieser Zelle: x i = b& i a& i v b i a i und u i+1 = b& i a& i u i v b i a i u i.

5 Pro. T. Drescher Digitaltechnik II: Zellenlogik/Iterative Schaltungen ZL-5 Dies erweitern wir au 2-bit-Daten (k=2) in Zelle i und bilden nun zweistuig: x i0 = a i 0 :*b i 0 = b& i & 0 & a i 0 v b i 0 a& i & 0 &, x i1 = a i 1 :*b i 1 = b& i & 1 & a i 1 v b i 1 a& i & 1 &. u i+ = b& i & 1 & b& i & 0 & a& i & 1 & a& i & 0 & u i v b& i & 1 & b i 0 a& i & 1 & a i 0 u i v b i1 b& i & 0 & a i 1 a& i & 0 & u i v b i 1 b i 0 a i 1 a i 0 u i. Augrund der gleichen Stuigkeit innerhalb der Zelle treten dort keine nennenswerten Lauzeitprobleme mehr au; sie entstehen aber bei der Iterierung dann natürlich aus Neue. Vorweg-Berechnung von Übergabeunktionen Ein anderes Verahren, Lauzeitprobleme zu verringern, besteht darin, in den Zellen bzw. in besonderen Zellen die Übergabeunktion ür m Zellen zweistuig vorweg (look-ahead) zu bilden. Das Verahren (Kaskadierung) wird u.a. bei Addierern mit einer Schaltung zur Vorweg-Bildung des Übertrags (look-ahead carry generator) angewandt. Die Funktionen einer iterativen Zelle sind ja: Y i = (,U i ) und U i+1 = g(,u i ). Wir entwickeln nun U i+1 ür die vorhergehenden m Zellen und erhalten: U i+1 = g(,u i ) = g(,g(-1,u i-1 ))... = g(,g(-1,... g(-m+1,u i-m+1 )... )). Wir substituieren nun so, daß ein zweistuiges Schaltnetz mit der Funktion h entsteht: U i+1 = h(,-1,... -m+1,u i,u i-1,... U i-m+1 ). Es zeigt sich, daß es sinnvoll sein kann, h nicht direkt über die zu bilden, sondern über Zwischenvariable R i : U i+1 = h(r i,r i-1,... R i-m+1,u i-m+1 ) mit R i = g( ). -m+2 -m+1 gri g g -m+2 -m+1 R i-m+2 R i-m+1 U i h U i-m U i h U i-m U i-m+1 U i-1 -m+2 -m+1 U i-m+1 U i-1 -m+2 -m+1 Y i-1 Y i-m+2 Y i-m+1 Y i-1 Y i-m+2 Y i-m+1 Bild 7: Vorweg-Bildung des Übergabevektors Bild 8: Vorweg-Bildung des Übergabevektors

6 Pro. T. Drescher Digitaltechnik II: Zellenlogik/Iterative Schaltungen ZL-6 über Zwischenvariable Technische Realisierungen sehen zwei Bauelemente vor: ein Bauelement zur Berechnung von und g sowie ein weiteres zur Berechnung von h. Bei look-ahead carry-generatoren (realisieren h) werden außerdem die Zwischenvariablen in zwei Anteile G (generate) und P (propagate) augespalten. Beide Bauelemente können ihrerseits erweitert werden, so daß eine Kaskadenschaltung entsteht. Beispiel: nochmals 2-iterativer Vergleicher Für Bit i hatten wir ja geunden: x i = a i :*b i und u i+1 = x& i & u i, so daß sich ür 2-bit-Werte ergeben (s.o.):x& i & 0 & i10 x i0 = a i 0 :*b i 0 = b& i & 0 & a i 0 v b i 0 a& i & 0 &, x i1 = a i 1 :*b i 1 = b& i & 1 & a i 1 v b i 1 a& i & 1 &. Die Übergabesignale u i+ können wir auch so bilden: u i+ = x& i & 1 & x& i & 0 & u i. In diesem Fall sind unsere Zwischenvariablen x i0 und x i1. Setzen wir G i = x& i & 1 & x& i & 0 &, so würde ein look-ahead generator beispielsweise G=G 3 G 2 G 1 G 0 bilden, woraus sich dann u i+ = Gu i bilden läßt.! Beispiel: 2-bit-Volladdierer mit Vorweg-Berechnung des Übertrages (n=2, k=2; technisch nicht realisiert) 1. Volladdierer: C 1/2 = A 0 B 0 v (A 0 :, B 0 )C 0 = G 0 v P 0 C 0 mit G 0 =A 0 B 0 und P 0 =A 0 :, B 0 2. Volladdierer: C 1 = A 1 B 1 v (A 1 :, B 1 )C 1/2 = A 1 B 1 v (A 1 :, B 1 )G 0 v (A 1 :, B 1 )P 0 C 0 = G 1 v P 1 G 0 v P 1 P 0 C 0 mit G 1 =A 1 B 1 und P 1 =A 1 :, B 1 Die Übergabeunktion (der Übertrag) C 1 = G 1 v P 1 G 0 v P 1 P 0 C 0 wird in einem (kaskadierbaren) look-ahead carry-generator aus C 0, (G 0,P 0 ) und (G 1,P 1 ) realisiert. Die Terme P i können zur Bildung der Ergebnisse mitbenutzt werden, so daß wir haben: = A i :, B i :, C i = P i :, C i und C i+1 = G i1 v P i1 G i0 v P i1 P i0 C i.

7 Pro. T. Drescher Digitaltechnik II: Zellenlogik/Iterative Schaltungen ZL-7 Zeitsequentielle Schaltwerke Durch serielle (zeitsequentielle) Zuührung der Eingabevektoren und Zwischenspeicherung der Übergabevektoren in Registern (D-Zählliplops) entsteht der Ausgabevektor seriell. Das Quintupel sieht dann genau so aus, wie wir es bereits kennen, aber es wird nicht mehr zwischen U i und U i+1, sondern zwischen U und U + unterschieden, d. h. unsere serielle Lösung ist ein Automat, wobei U als Zustandsvektor zu interpretieren ist. Solche Schaltwerke sind umso langsamer je kleiner k ist; Lauzeitprobleme können durch Zweistuigkeit der Zelle bzw. geeignete Taktrequenzen vermieden werden. Bild 9: zeitsequentielles Schaltwerk als Automat Ein typisches Beispiel hierür ist die n-byte-addition/subtraktion in Mikrorechnern mit 8 bit Datenbreite, wobei das Übertragsbit als Zustandsbit zwischengespeichert und beim nächsten Rechenschritt (adc, sbc) berücksichtigt wird; Eingabe- und Ergebnisdaten liegen im RAM-Speicher vor. Beim ersten Rechenschritt muß natürlich auch hier initialisiert werden; beispielsweise bei Prozessoren 65xx mit clc vor dem Addieren (bei anderen Prozessoren auch add (Addition mit Übertrag=0) statt clc und adc) und sec vor dem Subtrahieren (sub (Subtraktion ohne Entleihung) statt sec und sbc).