Eine einfache MIPS-Implementierung. Die Speicherzugriffsbefehle load word (lw) und store word (sw)

Transkript

1 232 5 Der Prozessor: pfad nd Steerwerk 5.1 Einführng In Kapitel 4 haben wir gesehen, dass das Leistngsverhalten eines Rechners von drei Schlüssel-Faktoren bestimmt wird: Befehlszahl, Taktzyklszeit nd Taktzyklen pro Befehl (CPI, clock cycles per instrction). Der Compiler nd die Befehlssatzarchitektr, die wir in Kapitel 2 nd 3 nterscht haben, sind für die für ein bestimmtes Programm erforderliche Befehlszahl verantwortlich. Sowohl die Taktzyklszeit als ach die Anzahl der Taktzyklen pro Befehl hängen dagegen von der Implementierng des Prozessors ab. In diesem Kapitel erstellen wir den pfad nd das Steerwerk für zwei verschiedene Implementierngen des MIPS-Befehlssatzes. In diesem Kapitel werden die Prinzipien nd Methoden erlätert, die beim Implementieren eines Prozessors verwendet werden. Die Erläterng beginnt mit einer sehr abstrakten nd vereinfachten Übersicht in diesem Abschnitt. Es folgen Abschnitte, in denen ein pfad erstellt nd eine einfache Version eines Prozessors entwickelt wird, die zm Implementieren von Befehlssätzen wie MIPS asreicht, nd mit der Entwicklng des Konzepts schließt, das zm Implementieren kompleerer Befehlssätze wie IA-32 erforderlich ist. Leser, die die Interpretation von Befehlen af höherer Ebene nd deren Aswirkngen af die Leistngsfähigkeit von Programmen verstehen möchten, finden in diesem Abschnitt genügend Hintergrndinformationen, m diese Konzepte sowie die grndlegenden Konzepte für das Pipelining z verstehen, das in Abschnitt 6.1 des nächsten Kapitels erlätert wird. Leser, die wissen möchten, wie die Hardware Befehle implementiert, finden alle erforderlichen weiterführenden Informationen in den Abschnitten 5.3 nd 5.4. Aßerdem enthalten diese beiden Abschnitte alle Informationen, die zm Verstehen der Konzepte für das Pipelining in Kapitel 6 erforderlich sind. Nr die Leser, die sich für das Hardwaredesign interessieren, müssen mehr lesen. In den restlichen Abschnitten dieses Kapitels wird beschrieben, wie moderne Hardware normalerweise implementiert wird, z.b. komplee Prozessoren der Intel- Pentim-Reihe. Dabei werden die grndlegenden Prinzipien der Steerng eines endlichen Atomaten sowie die nterschiedlichen Implementierngsmethoden wie Mikroprogrammierng erlätert. Leser, die über den Prozessor nd die Leistngsfähigkeit von Prozessoren mehr wissen möchten, finden in den Abschnitten 5.4 nd 5.5 die entsprechenden Informationen. Leser, die sich für das moderne Hardwaredesign interessieren, lernen in Abschnitt 5.7 af CD die Mikroprogrammierng kennen. Dabei handelt es sich m eine Technik zm Implementieren kompleerer Steerwerke wie die in IA-32-Prozessoren. Und in Abschnitt 5.8 (ebenfalls af CD) wird beschrieben, wie Hardware mithilfe von Hardwarebeschreibngssprachen nd CAD-Tools implementiert wird. Eine einfache MIPS-Implementierng Wir werden eine Implementierng nterschen, die einen Teil des zentralen MIPS- Befehlssatzes enthält: Die Speicherzgriffsbefehle load word (lw) nd store word (sw) Die arithmetisch-logischen Befehle add, sb, and, or nd slt Die Befehle branch on eqal (beq) nd jmp (j), die wir als letzte betrachten werden

2 5.1 Einführng 233 Dieser Teil des Befehlssatzes enthält weder alle Ganzzahlbefehle (z.b. fehlen shift, mltiply nd divide), noch Gleitkommabefehle. Die wichtigsten Prinzipien zm Erstellen eines pfads nd zm Entwickeln des Steerwerks werden jedoch dargestellt. Die Implementierng der restlichen Befehle erfolgt af ähnliche Weise. Bei der Betrachtng der Implementierng haben wir die Gelegenheit z sehen, wie sich die Befehlssatzarchitektr af viele Aspekte der Implementierng aswirkt, nd welche Aswirkngen die Wahl nterschiedlicher Implementierngsstrategien af die Taktfreqenz nd den CPI-Wert des Rechners hat. Viele der zentralen, in Kapitel 4 vorgestellten Prinzipien für die Hardwareentwicklng wie die Richtlinien Optimiere den häfig vorkommenden Fall nd Einfachheit bevorzgt Regelmäßigkeit lassen sich anhand der Implementierng veranschalichen. Die meisten Konzepte, die in diesem nd im nächsten Kapitel zm Implementieren des MIPS-Teilbefehlssatzes verwendet werden, sind dieselben Ideen, die der Erstellng eines breiten Spektrms an Rechnern zgrnde liegen, von Hochleistngsservern über Allzweckmikroprozessoren bis hin z eingebetteten Prozessoren, die znehmend in Prodkten wie Videorekordern nd Kraftfahrzegen eingesetzt werden. Übersicht über die Implementierng In Kapitel 2 nd 3 wrden die zentralen MIPS-Befehle wie die arithmetisch-logischen Ganzzahlbefehle, die Speicherzgriffsbefehle nd die Sprngbefehle beschrieben. Beim Implementieren dieser Befehle wiederholt sich vieles nabhängig von der Befehlsklasse. So sind bei allen Befehlen die ersten beiden Schritte dieselben: 1. Senden des Befehlszählers an den Speicher, der den Code enthält, nd Holen des Befehls as diesem Speicher. 2. Lesen eines oder zweier Register wobei die Aswahl des z lesenden Registers mithilfe von Feldern des Befehls erfolgt. Beim load word-befehl mss nr ein Register gelesen werden, bei den meisten anderen Befehlen dagegen zwei. Welche Schritte nach diesen beiden Schritten zm Drchführen des Befehls erforderlich sind, hängt von der Befehlsklasse ab. Erfrelicherweise sind das für die drei Befehlsklassen (Speicherzgriff, arithmetisch-logische Befehle nd Sprünge) nabhängig vom eakten Opcode im Großen nd Ganzen dieselben Schritte. Sogar über nterschiedliche Befehlsklassen hinweg gibt es Ähnlichkeiten. So verwenden beispielsweise aßer dem Sprng alle Befehlsklassen nach dem Lesen der Register die ALU (Arithmetic Logical Unit, arithmetisch-logische Einheit) bzw. das Rechenwerk. Die Speicherzgriffsbefehle verwenden die ALU für die Adressberechnng, die arithmetisch-logischen Befehle für die Asführng von Operationen nd die Sprünge für Vergleiche. Die Einfachheit nd Regelmäßigkeit des Befehlssatzes vereinfacht somit die Implementierng, da viele Befehlsklassen ähnlich asgeführt werden. Nach dem Einsatz der ALU sind nterschiedliche Schritte zr Beendigng der verschiedenen Befehle erforderlich. Ein Speicherzgriffsbefehl mss entweder im Rahmen eines store-befehls zm Schreiben von oder im Rahmen eines load- Befehls zm Lesen von af den Speicher zgreifen. Ein arithmetisch-logischer Befehl mss die von der ALU zrück in ein Register schreiben. Und bei einem Sprngbefehl schließlich müssen wir die nachfolgende Befehlsadresse je nach dem Ergebnis des Vergleichs möglicherweise ändern. Andernfalls mss der Befehlszähler m 4 erhöht werden, m so die Adresse des nachfolgenden Befehls z erhalten. In Abbildng 5.1 ist die abstrakte Sicht einer MIPS-Implementierng mit den nterschiedlichen Fnktionseinheiten nd ihren Verbindngen dargestellt. Hier wird zwar der Großteil des flsses drch den Prozessor gezeigt. Zwei wichtige Aspekte der Befehlsasführng fehlen jedoch.

3 234 5 Der Prozessor: pfad nd Steerwerk Zm einen ist in Abbildng 5.1 an verschiedenen Stellen dargestellt, dass von zwei verschiedenen Qellen kommend z einer bestimmten Einheit gelangen. So kann beispielsweise der Wert, der in den Befehlszähler geschrieben wird, von einem von zwei möglichen n stammen, nd die, die in den Registersatz geschrieben werden, können entweder von der ALU oder vom speicher stammen. In der Prais können diese leitngen nicht einfach miteinander verdrahtet werden. Wir müssen ein Element bereitstellen, das nter den verschiedenen Qellen eine aswählt nd eine dieser Qellen an ihr Ziel führt. Diese Aswahl wird üblicherweise von einer Einheit getroffen, die als Mltipleer (MUX) bezeichnet wird, obwohl die Bezeichnng selektor besser passen würde. Der af CD in Appendi B asführlich beschriebene Mltipleer wählt je nach der Festlegng seiner Steerleitngen as verschiedenen Eingängen einen as. Dabei werden die Steerleitngen in erster Linie anhand von Informationen as dem asgeführten Befehl festgelegt. Zm anderen müssen einige der Einheiten je nach Befehlstyp nterschiedlich angesteert werden. So mss der speicher beispielsweise bei einem Ladebefehl lesen nd bei einem Speicherbefehl schreiben. Bei einem Ladebefehl nd bei einem arithmetisch-logischen Befehl mss in den Registersatz geschrieben werden. Und die ALU mss, wie wir in Kapitel 3 bereits gesehen haben, eine von mehreren möglichen 4 Befehlszähler Adresse Befehl Befehlsspeicher Register ALU Adresse speicher Abb. 5.1 Eine abstrakte Darstellng der Implementierng eines Teils des MIPS-Befehlssatzes mit den wichtigsten Fnktionseinheiten nd den wichtigsten Verbindngen der Fnktionseinheiten ntereinander. Alle Befehle beginnen mit der Verwendng des Befehlszählers, m die Befehlsadresse in den Befehlsspeicher z laden. Nach dem Laden des Befehls werden die von einem Befehl verwendeten Registeroperanden drch Felder dieses Befehls bestimmt. Nach dem Laden der Registeroperanden kann mit diesen eine Speicheradresse (für einen Lade- oder Speicherbefehl), ein arithmetisches Ergebnis (für einen arithmetisch-logischen Integer-Befehl) oder ein Vergleich (für einen Sprng) berechnet werden. Wenn es sich m einen arithmetisch-logischen Befehl handelt, mss das Ergebnis der ALU in ein Register geschrieben werden. Wenn es sich m eine Lade- oder Speicheroperation handelt, wird das Ergebnis der ALU als Adresse zm Speichern eines Werts as den Registern oder zm Laden eines Werts as dem Speicher in die Register verwendet. Das Ergebnis as der ALU oder as dem Speicher wird in den Registersatz zrückgeschrieben. Bei Sprüngen wird mit dem Ergebnis der ALU die nächste Befehlsadresse ermittelt, die entweder von der ALU (Befehlszählerwert nd Sprng-Offset werden addiert) oder von einem stammt, der den aktellen Befehlszählerwert m 4 erhöht. Die dicken Linien, mit denen die Fnktionseinheiten miteinander verbnden sind, stellen Bsse dar, die as mehreren Signalleitngen bestehen. Die Pfeile zeigen die Richtng des flsses an. Da Signalleitngen einander krezen können, ist drch einen Pnkt dargestellt, wenn einander krezende Leitngen miteinander verbnden sind.

4 5.1 Einführng 235 Sprng M 4 M ALU Operation MemWrite Register ALU Adresse M Nll Register- RegWrite adressen speicher MemRead Befehlszähler Adresse Befehl Befehlsspeicher Operationen asführen. (In Appendi B af CD wird der logische Afba der ALU asführlich beschrieben.) Wie die Mltipleer werden diese Operationen drch Steerleitngen gesteert, die af der Grndlage von verschiedenen Feldern im Befehl belegt werden. In Abbildng 5.2 ist der pfad as Abbildng 5.1 mit den drei erforderlichen Mltipleern sowie mit den Steerleitngen für die wichtigsten Fnktionseinheiten dargestellt. Ein Steerwerk mit dem Maschinenbefehl als Eingangssignal bestimmt, wie die Steerleitngen für die Fnktionseinheiten nd für zwei der Mltipleer belegt werden. Der dritte Mltipleer legt anhand des Zero-Asgangs der ALU fest, ob der Befehlszählerwert + 4 oder die Sprngzieladresse in den Befehlszähler geschrieben wird, m bedingte Sprünge mit Vergleich (beq-befehl) drchzführen. Afgrnd der Regelmäßigkeit nd Einfachheit des MIPS-Befehlssatzes kann die Belegng der Steerleitngen mit einem einfachen Decodiervorgang bestimmt werden. In den restlichen Abschnitten des Kapitels vervollständigen wir diese Darstellng mit weiteren Details, die es erforderlich machen, dass weitere Fnktionseinheiten eingefügt, die Anzahl der Verbindngen zwischen den Einheiten erhöht nd ein Steer- Steerng Abb. 5.2 Die einfache Implementierng eines Teils des MIPS-Befehlssatzes mit den erforderlichen Mltipleern nd Steerleitngen. Der oberste Mltipleer bestimmt, welcher Wert den Befehlszähler (Befehlszählerwert + 4 oder die Sprngzieladresse) ersetzt. Der Mltipleer wird drch das Gatter gesteert, das das Signal am Zero-Asgang der ALU nd ein Steersignal mittels AND-Verknüpfng miteinander verknüpft, wobei das Steersignal angibt, dass es sich bei dem Befehl m einen Sprng handelt. Der Mltipleer, dessen Asgang af den eingang des Registersatzes geht, verbindet diesen mit dem ALU-Asgang (bei einem arithmetisch-logischen Befehl) oder dem speicherasgang (bei einem Ladebefehl). Der nterste Mltipleer bestimmt, ob der zweite ALU-Eingang mit den Registern (bei einem arithmetisch-logischen Nicht-immediate-Befehl) oder mit dem Offset-Feld des Befehls (bei einer Immediate-Operation, einem Ladeoder Speicherbefehl oder einem Sprng) belegt wird. Die weiteren Steerleitngen sind nkompliziert nd bestimmen die Operation, die in der ALU asgeführt wird, ob as dem speicher asgelesen oder in den speicher geschrieben werden nd ob die Register eine Schreiboperation drchführen sollen. Die Steerleitngen sind zm leichteren Erkennen farblich hervorgehoben.

5 236 5 Der Prozessor: pfad nd Steerwerk werk ergänzt wird. Dieses bestimmt, welche Schritte für nterschiedliche Befehlsklassen drchgeführt werden. In den Abschnitten 5.3 nd 5.4 wird eine einfache Implementierng beschrieben, bei der für jeden Befehl ein langer Taktzykls verwendet nd die allgemeine Form as Abbildng 5.1 nd 5.2 befolgt wird. Bei diesem ersten Entwrf beginnt die Asführng jedes Befehls an einer Taktflanke nd endet an der nächsten Taktflanke. Dieser Entwrf ist zwar leichter verständlich, jedoch nicht sinnvoll, da er langsamer als eine Implementierng wäre, bei der nterschiedliche Befehlsklassen nterschiedlich viele Taktzyklen beansprchen können, die teilweise detlich kürzer sein könnten. Nach dem Entwrf der Steerng für diese einfache Architektr werden wir eine Implementierng betrachten, bei der für die einzelnen Befehle mehrere Taktzyklen verwendet werden. Dieser Mehrzyklenentwrf wird bei der Beschreibng kompleerer Steerngskonzepte, bei der Beschreibng der Asnahmebehandlng nd der Verwendng von Hardwarebeschreibngssprachen in den Abschnitten 5.5 nd 5.6 sowie in den Abschnitten 5.7 nd 5.8 af CD verwendet.? tenpfads Die in diesem Abschnitt konzeptionell beschriebene Eintaktimplementierng des Damss getrennte Befehls- nd speicher afweisen, weil 1. MIPS- nd MIPS-Befehle nterschiedliche Formate haben nd daher nterschiedliche Speicher benötigt werden, 2. getrennte Speicher kostengünstiger sind, 3. der Prozessor mit einem Zykls arbeitet nd daher keinen Ein-Port-Speicher für zwei verschiedene Zgriffe innerhalb dieses Zykls verwenden kann. 5.2 Konventionen für den Entwrf von Logikschaltngen Schaltwerk (state element) Ein Speicherelement. Wenn wir den Entwrf einer Architektr beschreiben möchten, müssen wir festlegen, wie die Logikschaltngen, mit denen die Architektr implementiert wird, fnktionieren sollen nd wie der Rechner getaktet werden soll. In diesem Abschnitt werden einige zentrale Begriffe der digitalen Logikschaltngen vorgestellt, die in diesem Kapitel häfig verwendet werden. Wenn Sie von digitalen Logikschaltngen nr wenig oder noch gar nichts wissen, ist es hilfreich, vor dem Weiterlesen znächst af CD Appendi B z lesen. Die Fnktionseinheiten in der MIPS-Implementierng bestehen as zwei verschiedenen Arten von Logikbasteinen: Basteine, die werte verarbeiten, nd Basteine, die Zstände speichern. Bei den Basteinen, die werte verarbeiten, handelt es sich immer m Schaltnetze (bzw. kombinatorische Elemente, combinational). Das bedetet, dass deren Asgangssignale asschließlich von den aktellen Eingangssignalen abhängen. Ein gleiches Eingangssignal ergibt bei einem Schaltnetz immer dasselbe Asgangssignal. Bei der in Abbildng 5.1 dargestellten nd in Kapitel 3 nd Appendi B beschriebenen ALU handelt es sich m ein Schaltnetz. Bei gleichen Eingangssignalen erzegt diese ALU immer dieselben Asgangssignale, da sie über keinen internen Speicher verfügt. Die anderen Basteine im Entwrf sind keine Schaltnetze, sondern sie beinhalten Zstände. Ein Bastein kann Zstände speichern, wenn er über internen Speicher verfügt. Diese Basteine werden als Schaltwerke (state elements) bezeichnet, denn der